[发明专利]半导体封装

说明书

一种半导体封装包括：包括芯片焊盘的半导体芯片；在半导体芯片上的下再分布结构，该下再分布结构包括下再分布绝缘层和电连接到半导体芯片的芯片焊盘的下再分布图案；在半导体芯片的至少一部分上的模制层；以及在模制层中的导电柱，该导电柱具有底表面和顶表面，该导电柱的底表面与下再分布结构的下再分布图案接触，并且该导电柱的顶表面具有凹入的形状。

技术领域

本公开涉及半导体封装，更具体地，涉及扇出半导体封装。

背景技术

随着在最近的电子产品市场中对便携式设备的需求的迅速增长，安装在电子产品上的电子部件已经被持续要求是紧凑且轻的。为了使电子部件紧凑且轻，安装在电子部件上的半导体封装可以被设计为体积小并处理大量数据。特别地，在具有增加数量的输入/输出(I/O)端子的高度集成的半导体芯片中，I/O端子之间的距离减小，因此，在I/O端子之间可能发生干扰。为了消除I/O端子之间的干扰，可以使用使I/O端子之间的距离能够增大的扇出半导体封装。

发明内容

发明构思提供具有增加的可靠性的半导体封装。

根据发明构思的一方面，提供一种半导体封装，该半导体封装包括：包括芯片焊盘的半导体芯片；在半导体芯片上的下再分布结构，该下再分布结构包括下再分布绝缘层和电连接到半导体芯片的芯片焊盘的下再分布图案；在半导体芯片的至少一部分上的模制层；以及在模制层中的导电柱，该导电柱具有底表面和顶表面，该导电柱的底表面与下再分布结构的下再分布图案接触，并且该导电柱的顶表面具有凹入的形状。

根据发明构思的另一方面，提供一种半导体封装，该半导体封装包括：下再分布结构，包括下再分布绝缘层和下再分布图案；在下再分布绝缘层的第一表面上的下半导体芯片，该下半导体芯片电连接到下再分布图案；导电柱，在下再分布绝缘层的第一表面上，该导电柱电连接到下再分布图案并具有顶表面，该顶表面具有凹入的形状；在下半导体芯片的侧表面和导电柱的侧表面上的模制层，该模制层具有处于比导电柱的顶表面高的水平处的顶表面；以及在模制层和下半导体芯片上的上再分布结构，该上再分布结构包括上再分布绝缘层和上再分布图案，该上再分布绝缘层在导电柱的顶表面上，该上再分布图案穿透上再分布绝缘层的一部分并接触导电柱。

根据发明构思的另一方面，提供一种半导体封装，该半导体封装包括：下再分布结构，包括下再分布绝缘层和下再分布图案；在下再分布绝缘层的第一表面上的半导体芯片，该半导体芯片电连接到下再分布图案；在半导体芯片的侧表面上的模制层；以及在模制层中的导电柱，该导电柱具有底表面和顶表面，该导电柱的底表面与下再分布结构的下再分布图案接触，并且导电柱的顶表面在比模制层的顶表面低的水平处。导电柱可以在模制层的内壁上。模制层的拐角部分可以在模制层的顶表面与模制层的内壁之间并可以被切角或圆化。

附图说明

从以下结合附图进行的详细描述，发明构思的实施方式将被更清楚地理解，附图中：

图1是根据示例实施方式的半导体封装的剖视图；

图2是图1中的区域II的放大剖视图；

图3是根据示例实施方式的半导体封装的剖视图；

图4是根据示例实施方式的半导体封装的剖视图；

图5是图4中的区域V的放大剖视图；

图6是与图4中的区域V对应的部分的放大剖视图；

图7是根据示例实施方式的半导体封装的剖视图；

图8是图7中的区域VIII的放大剖视图；

图9A至图9O是根据示例实施方式的制造半导体封装的方法中的按顺序的阶段的剖视图；

图10是根据示例实施方式的半导体封装的剖视图；以及

图11是图10中的区域XI的放大剖视图。