[发明专利]处理电路、信息处理设备和信息处理方法

权利要求书

1.一种信息处理电路，包括：

第一路径和第二路径，所述第一路径为指令的输出路径，所述第二路径具有比所述第一路径的传送速率低的传送速率；

指令获取单元，其顺序地获取写控制指令，所述写控制指令包括停止后续指令的输出的输出等待指令；

输出单元，其经由所述第一路径或所述第二路径顺序地输出所述写控制指令；

响应接收单元，其接收对从所述输出单元输出的所述写控制指令的响应；以及

输出控制单元，其基于所述写控制指令的存储地址来选择所述第一路径和所述第二路径中的一个，确定是否合并所述写控制指令，基于所述确定来合并所述写控制指令，并且使所述输出单元输出结果。

2.根据权利要求1所述的信息处理电路，

其中，当不存在从所述输出单元输出的写控制指令时并且当所述响应接收单元未接收到对所述写控制指令的响应时，所述输出控制单元选择所述第一路径。

3.根据权利要求1所述的信息处理电路，

其中，所述输出控制单元具有总线管理单元，当从所述输出单元输出先前写控制指令和所述输出等待指令并且所述响应接收单元未接收到对所述先前写控制指令的响应时、并且当所述指令获取单元接收到的后续写控制指令的存储地址与所述先前写控制指令的存储地址不同时，所述总线管理单元选择所述第二路径并且使所述输出单元输出所述后续写控制指令。

4.根据权利要求1所述的信息处理电路，

其中，所述输出控制单元具有合并单元，当从所述输出单元输出第一写控制指令和所述输出等待指令并且所述响应接收单元未接收到对所述第一写控制指令的响应时、并且当由所述指令获取单元接收到的第二写控制指令和第三写控制指令的存储地址与所述第一写控制指令的存储地址匹配时，所述合并单元合并所述第二写控制指令和所述第三写控制指令。

5.根据权利要求4所述的信息处理电路，

其中，当在所述第二写控制指令与所述第三写控制指令之间存在所述输出等待指令时，所述合并单元删除所述第二写控制指令与所述第三写控制指令之间的所述输出等待指令，并且合并所述第二写控制指令和所述第三写控制指令。

6.根据权利要求4所述的信息处理电路，其中，所述输出等待指令使得标志被设置成触发所述第二写控制指令的停止。

7.根据权利要求6所述的信息处理电路，其中，在输出所述结果之后改变所述标志。

8.根据权利要求1所述的信息处理设备，当所述输出等待指令紧接在第一写控制指令之前时，所述写控制指令的目的地地址被寄存在存储器中。

9.一种由电路执行的信息处理方法，所述方法包括：

顺序地获取针对多种数据的写控制指令，所述写控制指令包括停止后续指令的输出的输出等待指令；

经由第一路径或第二路径顺序地输出所述写控制指令；

接收对从输出单元电路输出的写控制指令的响应；以及

基于所述写控制指令的存储地址选择所述第一路径和所述第二路径中的一个，确定混合所述写控制指令的必要性，混合所述写控制指令，并且使所述输出单元电路输出结果。

10.一种非暂态计算机可读记录介质，其存储有用于使计算机执行处理的程序，所述处理包括：

顺序地获取针对多种数据的写控制指令，所述写控制指令包括停止后续指令的输出的输出等待指令；

经由第一路径或第二路径顺序地输出所述写控制指令；

接收对从输出单元电路输出的写控制指令的响应；以及

基于所述写控制指令的存储地址选择所述第一路径和所述第二路径中的一个，确定混合所述写控制指令的必要性，混合所述写控制指令，并且使所述输出单元电路输出结果。