[发明专利]处理电路、信息处理设备和信息处理方法

说明书

提供了处理电路、信息处理设备和信息处理方法。信息处理电路包括加速器功能单元(AFU)、FPGA接口单元(FIU)、标签检查单元以及输出控制单元。AFU顺序地获取针对多种数据的写控制指令，所述写控制指令包括停止后续指令的输出的输出等待指令。FIU经由第一路径或第二路径顺序地输出写控制指令。标签检查单元接收对从FIU输出的写控制指令的响应。输出控制单元基于写控制指令的存储地址选择第一路径和第二路径中的一个，确定混合写控制指令的必要性，混合写控制指令，并且使FIU输出结果。

技术领域

本文讨论的实施方式涉及信息处理电路、信息处理设备以及信息处理方法。

背景技术

存在作为通过分析分组并确定传送目的地来执行直接存储器存取(DMA)的电路的现场可编程门阵列(FPGA)。执行这种分组传送的FPGA例如被安装在网络交换机中。

通过FPGA执行分组传送的DMA的指令包括写控制指令例如直接写指令、经由缓存写指令以及序列控制指令。直接写指令是写至动态随机存取存储器(DRAM)而不写至缓存的指令。经由缓存写指令是在根据修改独占共享无效(modify exclusive shared invalid，MESI)协议的修改(M)状态的情况下写至缓存的指令。序列控制指令是保证发出的写控制指令和后续指令的顺序的指令。

执行分组传送的FPGA例如具有加速器功能单元(AFU)和FPGA接口单元(FIU)。AFU是由用户设计的加速器电路，并且执行DMA。FIU是包括CPU与FPGA之间的总线端点的电路。执行总线仲裁的总线仲裁器在FIU中工作。FIU还具有FPGA缓存。AFU和FIU通过缓存一致性接口(CCI)耦接。

执行分组传送的FPGA通过缓存环(cache ring)耦接至中央处理单元(CPU)核和DRAM，在该缓存环中耦接有例如多个缓存。例如，在FPGA中，FIU和缓存环经由外围部件接口(PCI)总线和超路径互连(UPI)耦接。通过两个总线的耦接确保了宽的总线带。UPI是高性能总线。然而，由于在CPU与DRAM之间的通信中UPI的使用频率高，因此存在分组被保留的可能性，从而导致低吞吐量。可能存在难以获得足够的性能的情况。

作为与DMA相关的技术，存在通过将用于数据处理的总线和用于通信控制的总线分开来执行DMA传送以在一个系统中执行图像处理和通信处理的相关技术。还存在与具有开关电路的半导体设备有关的相关技术，该开关电路基于包括关于驱动电压的信息的关于通信标准的信息对多个总线和多个模块执行耦接设置。

引文列表

专利文献

专利文献1：日本公开特许公报第04-346151号

专利文献2：国际公布小册子第WO 2016/075727号

发明内容

技术问题

然而，在对执行分组传送的FPGA的缓存控制中，序列控制指令停止对后续写控制指令的处理，直到接收到对发出的写控制指令的所有响应为止。要由序列控制指令处理的被停止的后续写控制指令在缓存一致性的边界处的队列中等待以确保数据完整性。因此，当使用序列控制指令时，存在系统性能降低的可能性。

即使当使用通过将用于数据处理的总线和用于通信控制的总线分开来执行DMA传送的相关技术时，也难以减少由于序列控制指令而导致的对写控制指令的处理的延迟。存在系统性能降低的可能性。基于包括关于驱动电压的信息的关于通信标准的信息对多个总线和多个模块执行耦接设置的相关技术未考虑由于序列控制指令而导致的对写控制指令的处理的延迟。难以减轻系统性能的降低。

根据一个方面，本发明的目的是减轻系统性能的降低。

技术问题的解决方案