[发明专利]提高FPGA的片上乘加器资源使用率的方法和装置

权利要求书

1.一种提高FPGA的片上乘加器资源使用率的方法，其中，针对所述FPGA的由预定数量的乘加电路构成的矩阵乘法器中的每个乘加电路，其输入端连接一个多路复用器，且输出端连接一个多路分路器，所述方法包括：

针对所述FPGA的由预定数量的乘加电路构成的矩阵乘法器中的每个乘加电路执行以下操作：

将k路输入发送到所述多路复用器；

在k个时钟周期中，通过所述多路复用器将所述k路输入发送到所述乘加电路，其中，在每个时钟周期选择一路输入发送；

在所述k个时钟周期中的每个时钟周期，通过乘加电路将相应的一路输出发送到所述多路分路器；

在所述k个时钟周期中，通过所述多路分路器来输出相应的k路输出，其中，所述k路输出被发送到后续乘加电路所连接的多路复用器，

其中，k为所述乘加电路的复用参数，

其中，每个乘加电路包括一个乘加器。

2.一种提高FPGA的片上乘加器资源使用率的装置，包括：

预定数量的多路复用器；

所述预定数量的多路分路器，

其中，针对所述FPGA的由所述预定数量的乘加电路构成的矩阵乘法器中的每个乘加电路，其输入端连接一个多路复用器，且输出端连接一个多路分路器，

其中，所述多路复用器被配置为接收k路输入，并在k个时钟周期中，将所述k路输入发送到所述乘加电路，其中，在每个时钟周期选择一路输入发送，其中，在所述k个时钟周期中的每个时钟周期，所述乘加电路将相应的一路输出发送到所述多路分路器，

所述多路分路器被配置为在所述k个时钟周期中，通过所述多路分路器来输出相应的k路输出，其中，所述k路输出被发送到后续乘加电路所连接的多路复用器，

其中，k为所述乘加电路的复用参数，

其中，每个乘加电路包括一个乘加器。

3.如权利要求2所述的装置，其中，所述FPGA用于实现深度神经网络硬件加速器。

4.如权利要求2所述的装置，其中，所述FPGA的片上矩阵乘法器包括(2^M×2^M)/k个乘加电路，其中，M为矩阵乘法器的输入通道的位宽。

5.如权利要求4所述的装置，还包括：

参数确定器，被配置为获取所述FPGA的片上可用乘加器的数量A，并根据可用乘加器的数量A，确定输入位宽M和复用参数k的最优值。

6.如权利要求5所述的装置，其中，参数确定器被配置为：

设置M和k的初始值；

获取基于M和k的初始值的所述FPGA的性能测试结果；

通过递增地设置M值和/或k值来获取基于增大的M值和/或k值的所述FPGA的性能测试结果；

将所述FPGA的性能最后一次提升时的M值和k值确定为M和k的最优值。

7.如权利要求6所述的装置，其中，参数确定器被配置为：

将M的初始值设置为floor(sqrt(A))；

将k的初始值设置为1。

8.如权利要求6所述的装置，其中，参数确定器被配置为：

循环执行以下操作，直到所述FPGA的性能不提升为止：

(1)将M设置为M+1；

(2)判断4^M/k是否小于A；

(3)当4^M/k不小于A时，将k设置为k+1，并跳转至步骤(2)；

(4)当4^M/k小于A时，获取基于当前M值和k值的所述FPGA的性能测试结果；

(5)基于当前获取的所述FPGA的性能测试结果与上一次获取的所述FPGA的性能测量结果的比较，来确定所述FPGA的性能是否提升。

9.一种包括至少一个计算装置和至少一个存储指令的存储装置的系统，其中，所述指令在被所述至少一个计算装置运行时，促使所述至少一个计算装置执行如权利要求5到8中的任一权利要求所述的由参数确定器执行的操作。

10.一种存储指令的计算机可读存储介质，其中，当所述指令被至少一个计算装置运行时，促使所述至少一个计算装置执行如权利要求5到8中的任一权利要求所述的由参数确定器执行的操作。