[发明专利]提高FPGA的片上乘加器资源使用率的方法和装置

说明书

提供一种提高FPGA的片上乘加器资源使用率的方法和装置。针对FPGA的由预定数量的乘加电路构成的矩阵乘法器中的每个乘加电路，其输入端连接一个多路复用器，且输出端连接一个多路分路器，并执行以下操作：将k路输入发送到所述多路复用器；在k个时钟周期中，通过所述多路复用器将所述k路输入发送到所述乘加电路，其中，在每个时钟周期选择一路输入发送；在所述k个时钟周期中的每个时钟周期，通过乘加电路将相应的一路输出发送到所述多路分路器；在所述k个时钟周期中，通过所述多路分路器来输出相应的k路输出，其中，所述k路输出被发送到后续乘加电路所连接的多路复用器，其中，k为所述乘加电路的复用参数，其中，每个乘加电路包括一个乘加器。

技术领域

本申请涉及硬件结构优化的技术领域，更具体地说，涉及通过基于FPGA芯片的特性优化矩阵计算器的硬件结构来提高FPGA的片上乘加器资源使用率的方法和装置。

背景技术

在需要规则的矩阵乘法计算的实现中，例如，在深度神经网络硬件加速器实现中，乘加器资源的使用量往往直接决定了加速器的性能优劣。而由于FPGA的片上可用乘加器资源固定有限，如何提高片上乘加器资源的使用效率是一个非常关键的优化热点。由于矩阵乘法器规则形状的限制，现有的解决方案往往无法高效利用FPGA的片上可用的乘加器资源，或者需要在软件层面引入了大量的额外计算开销。

发明内容

本发明的示例性实施例旨在克服上述无法高效利用FPGA的片上可用的乘加器资源或具有大量额外软件计算开销的缺点。

根据本发明的一方面，提供一种提高FPGA的片上乘加器资源使用率的方法，其中，针对所述FPGA的由预定数量的乘加电路构成的矩阵乘法器中的每个乘加电路，其输入端连接一个多路复用器，且输出端连接一个多路分路器，所述方法包括：针对所述FPGA的由预定数量的乘加电路构成的矩阵乘法器中的每个乘加电路执行以下操作：将k路输入发送到所述多路复用器；在k个时钟周期中，通过所述多路复用器将所述k路输入发送到所述乘加电路，其中，在每个时钟周期选择一路输入发送；在所述k个时钟周期中的每个时钟周期，通过乘加电路将相应的一路输出发送到所述多路分路器；在所述k个时钟周期中，通过所述多路分路器来输出相应的k路输出，其中，所述k路输出被发送到后续乘加电路所连接的多路复用器，其中，k为所述乘加电路的复用参数，其中，每个乘加电路包括一个乘加器。

可选地，所述FPGA可用于实现深度神经网络硬件加速器。

可选地，所述FPGA的片上矩阵乘法器可包括(2^M×2^M)/k个乘加电路，其中，M为矩阵乘法器的输入通道的位宽。

可选地，所述方法还可包括：获取所述FPGA的片上可用乘加器的数量A；根据可用乘加器的数量A，确定输入位宽M和复用参数k的最优值。

可选地，根据可用乘加器的数量A，确定输入位宽M和复用参数k的最优值的步骤可包括：设置M和k的初始值；获取基于M和k的初始值的所述FPGA的性能测试结果；通过递增地设置M值和/或k值来获取基于增大的M值和/或k值的所述FPGA的性能测试结果；将所述FPGA的性能最后一次提升时的M值和k值确定为M和k的最优值。

可选地，设置M和k的初始值的步骤可包括：将M的初始值设置为floor(sqrt(A))；将k的初始值设置为1。

可选地，通过递增地设置M值和/或k值来获取基于增大的M值和/或k值的所述FPGA的性能测试结果的步骤可包括：循环执行以下操作，直到所述FPGA的性能不提升为止：(1)将M设置为M+1；(2)判断4^M/k是否小于A；(3)当4^M/k不小于A时，将k设置为k+1，并跳转至步骤(2)；(4)当4^M/k小于A时，获取基于当前M值和k值的所述FPGA的性能测试结果；(5)基于当前获取的所述FPGA的性能测试结果与上一次获取的所述FPGA的性能测量结果的比较，来确定所述FPGA的性能是否提升。