[发明专利]三维电容

说明书

本公开涉及一种三维电容，属于半导体技术领域，其占用面积小，能够极大地提高芯片上面积利用率。一种三维电容，包括：衬底；位于所述衬底中的通孔；位于所述通孔的内壁和所述衬底的表面上的图形化的第一电极层，所述第一电极层包括由二维材料形成的电极层；位于所述第一电极层上的绝缘介质层；以及位于所述绝缘介质层上的第二电极层。

技术领域

本公开涉及半导体技术领域，具体地，涉及一种三维电容。

背景技术

随着半导体器件特征尺寸的进一步等比例缩小，传统的半导体器件将达到尺寸的极限。三维集成已经成为集成电路重要发展方向之一，但是随着集成器件和芯片的种类和数目越来越多，三维集成系统对于芯片上面积的需求越来越大，但系统中还存在很多占用面积较大的元素，因此，如何减小这些元素的占用面积是亟需解决的问题。

发明内容

本公开的目的是提供一种三维电容，其占用面积小，能够极大地提高芯片上面积利用率。

根据本公开的第一实施例，提供一种三维电容，包括：衬底；位于所述衬底中的通孔；位于所述通孔的内壁和所述衬底的表面上的图形化的第一电极层，所述第一电极层包括由二维材料形成的电极层；位于所述第一电极层上的绝缘介质层；以及位于所述绝缘介质层上的第二电极层。

可选地，所述衬底为高阻硅衬底、玻璃衬底和有机基板衬底中的一者。

可选地，所述二维材料为纳米薄膜材料、超晶格材料和量子阱材料中的至少一者。

可选地，所述绝缘介质层由SiO₂/SiN、HfO₂、TiO₂或PbZr_0.52Ti_0.48O₃形成。

可选地，所述第一电极层还包括金属粘附层，所述金属粘附层位于所述由二维材料形成的电极层的下方。

可选地，所述金属粘附层由TiN、TiW/Cu或Cr/Ni形成。

可选地，所述绝缘介质层和所述第二电极层与所述第一电极层同形。

可选地，所述三维电容还包括位于所述通孔的内壁和所述衬底的表面上的绝缘层，所述绝缘层位于所述第一电极层的下方。

可选地，所述绝缘层由SiO₂/SiN或SiO₂形成。

可选地，所述通孔的中心中形成有用于三维互连的互连层。

通过采用上述技术方案，由于二维材料具有极大的比表面积，所以能够增大三维电容的极板面积，从而极大地提高三维电容的电容值，极大地提高了芯片上面积利用率。另外，由于是借助通孔的内壁形成三维电容，而通孔的中心仍然可以被用作三维互连，也即，通孔的中心中仍然可以形成有用于三维互连的互连层，因此利用通孔的内壁形成三维电容不仅不影响通孔的互连功能，而且还极大地提高了通孔的功能密度。

本公开的其他特征和优点将在随后的具体实施方式部分予以详细说明。

附图说明

附图是用来提供对本公开的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开，但并不构成对本公开的限制。在附图中：

图1是根据本公开一种实施例的三维电容的剖面示意图。

图2是根据本公开一种实施例的三维电容的又一剖面示意图。

图3是根据本公开一种实施例的三维电容制备方法的流程图。

图4a-图4i是根据本公开一种实施例的三维电容制备方法的剖面流程示意图。