[发明专利]三维存储器及其制造方法

说明书

本发明提供了一种三维存储器及其制造方法。该方法包括以下步骤：提供衬底，在衬底上形成牺牲层；在衬底上定义核心区和字线连接区，在核心区的牺牲层上形成堆叠层和垂直所述堆叠层的沟道结构，其中沟道结构具有存储器层和被存储器层围绕的导电部，导电部到达所述牺牲层；形成垂直穿过堆叠层而到达牺牲层的栅线隙；去除牺牲层，露出存储器层在牺牲层的部分的侧壁，在堆叠层与衬底之间形成间隙；去除存储器层在间隙中的部分，露出导电部的至少一部分；在间隙中填充导电层，导电层接触导电部；在栅线隙中填充绝缘层；在未覆盖堆叠层的字线连接区形成导电接触；以及在衬底背面形成连接层，连接层连接衬底或导电层，且连接导电接触。

技术领域

本发明主要涉及半导体设计及制造领域，尤其涉及一种三维存储器及其制造方法。

背景技术

随着3D NAND技术的不断发展，三维存储器可以垂直堆叠的层数越来越多，从24层、32层、64层到超过100层的高阶堆叠结构，可以大幅度提高存储的密度并降低单位存储单元的价格。

当三维存储器的叠层继续提高，例如达到200层以后，会进行两次氧化硅和氮化硅交替堆栈的沉积和两次沟道孔刻蚀。这些工艺会面临一些挑战。例如，顶部堆栈和底部堆栈的沟道孔对准，以及沟道孔底部作为导电部的硅的外延生长。当顶部堆栈和底部堆栈的沟道孔对不准时需要额外的沟道孔侧壁刻蚀，这会损坏沟道孔侧壁的作为存储器层的材料。另外，随着堆叠的层数的增加，沟道孔的中心与栅线隙(Gate Line Slit,GLS)的距离减小，导致栅极层(GL)与阵列共源极(ACS，Array Common Source)之间的漏电流增大。

发明内容

本发明要解决的技术问题是提供一种三维存储器及其制造方法，可以降低三维存储器的工艺难度。

为解决上述技术问题，本发明提供了一种三维存储器的制造方法，包括以下步骤：提供衬底，在所述衬底上形成牺牲层；在所述衬底上定义核心区和字线连接区，在所述核心区的牺牲层上形成堆叠层和垂直穿过所述堆叠层的沟道结构，其中所述沟道结构具有存储器层和被所述存储器层围绕的导电部，所述导电部到达所述牺牲层；形成垂直穿过所述堆叠层而到达所述牺牲层的栅线隙；去除所述牺牲层，露出所述存储器层在所述牺牲层的部分的侧壁，在所述堆叠层与所述衬底之间形成间隙；去除所述存储器层在所述间隙中的部分，露出所述导电部的至少一部分；在所述间隙中填充导电层，所述导电层接触所述导电部；在所述栅线隙中填充绝缘层；在未覆盖所述堆叠层的字线连接区形成导电接触；以及在所述衬底背面形成连接层，所述连接层连接所述衬底或所述导电层，且连接所述导电接触。

在本发明的一实施例中，在所述衬底上形成牺牲层之后还包括在所述牺牲层上形成第一金属层。

在本发明的一实施例中，本发明的方法还包括在所述导电层中形成导电触点，其中所述连接层连接所述导电触点。

在本发明的一实施例中，所述导电触点位于在所述导电层中对应于所述栅线隙的位置。

在本发明的一实施例中，去除所述牺牲层之前还包括在所述栅线隙侧壁形成间隔层。

在本发明的一实施例中，所述牺牲层为含硅材料层，其中所述第一金属层与所述含硅材料层中的硅反应形成金属硅化物层。

在本发明的一实施例中，所述导电层为含硅导电层，其中在所述导电层中形成所述导电触点的步骤包括：在所述导电层中形成第二金属层，所述第二金属层与所述含硅导电层中的硅反应形成金属硅化物层。

在本发明的一实施例中，本发明的方法还包括对所述衬底和所述导电层进行相反类型的掺杂。

在本发明的一实施例中，在所述衬底背面形成连接层之前还包括：将所述堆叠层与另一器件键合。