[发明专利]一种基于FPGA的对称加解密方法及系统

权利要求书

1.一种基于FPGA的对称加解密方法，其特征在于，所述方法包括以下步骤：

步骤1-1)、FPGA板卡接收到主机传送的待处理数据包a_i，并缓存在正向FIFO缓存队列中；

步骤1-2)、由控制模块按照固定字节R对所述待处理数据包a_i进行分组为密钥段、待处理数据段1，2，3，...，m；

步骤1-3)、由所述控制模块将所述密钥段分别发送给算法池中的第1，2，3，...，n个对称算法模块，并使多个对称算法模块对所述密钥段进行密钥扩展，得到对应的子密钥，其中m大于等于n；

步骤1-4)、待所有第1，2，3，...，n个对称算法模块密钥扩展完成后，由所述控制模块依次向第1，2，3，...，n个对称算法模块分配待处理数据段；

步骤1-5)、第1，2，3，...，n个对称算法模块分别采用扩展得到的子密钥对分配得到的待处理数据段进行对称加解密处理，并得到对应的完成数据段；

步骤1-6)、由所述控制模块将各个完成数据段依次传输给反向FIFO缓存队列中；

步骤1-7)、判断是否将待处理数据包a_i的所有待处理数据段1，2，3，...，m分配给对应的对称算法模块进行加解密处理，并将对应的完成数据段1，2，3，...，m传输给反向FIFO缓存队列中，如果是，则进入步骤1-8)，如果否，则返回步骤1-4)；

步骤1-8)、使完成数据段1，2，3，...，m在反向FIFO缓存队列中组成完成数据包A_i，以待返回给主机。

2.根据权利要求1所述的一种基于FPGA的对称加解密方法，其特征在于，在步骤1-1)之前，所述方法还包括：

所述主机预分配有第1，2，3，...，w个正向内存块和第1，2，3，...，w个反向内存块，且第1，2，3，...，w个正向内存块与第1，2，3，...，w个反向内存块一一对应，第1，2，3，...，w个正向内存块分别用于缓存待处理数据包，第1，2，3，...，w个反向内存块分别用于缓存完成数据包。

3.根据权利要求2所述的一种基于FPGA的对称加解密方法，其特征在于，在上述步骤1-1)之前，所述方法还包括：

向所述主机的正向内存块j写入所述待处理数据包a_i，通过命令字提示FPGA板卡，其中j大于等于1小于等于w；

所述FPGA板卡基于命令字得知所述正向内存块j已存有待处理数据包a_i；

所述FPGA板卡从所述正向内存块j读取出所述待处理数据包a_i，并缓存在所述正向FIFO缓存队列中，同时使所述待处理数据包a_i携带所述j的相关信息。

4.根据权利要求3所述的一种基于FPGA的对称加解密方法，其特征在于，在上述步骤1-8之后，所述方法还包括：

当所述完成数据包A_i更新至所述反向FIFO缓存队列时，基于所述完成数据包A_i携带的所述j的相关信息确定出主机对应的反向内存块j；

将所述完成数据包A_i传输给所述反向内存块j。

5.根据权利要求1所述的一种基于FPGA的对称加解密方法，其特征在于，在上述步骤1-8之后，所述方法还包括：

按照上述待处理数据包a_i的处理方式对所述正向FIFO缓存队列中的待处理数据包b_i进行加解密处理，得到对应的完成数据包B_i。

6.根据权利要求1所述的一种基于FPGA的对称加解密方法，其特征在于，所述固定字节为16字节，所述对称算法模块的数量为32个，且每个对称算法模块采用国密SM4算法，且所述国密SM4算法的一次加解密的时长为32个时钟周期。