[发明专利]一种基于FPGA的对称加解密方法及系统

说明书

本发明提出了一种基于FPGA的对称加解密方法及系统，系统包括：正向FIFO缓存队列、反向FIFO缓存队列、算法池以及控制模块，所述算法池包括多个对称算法模块，每个对称算法模块分别用于对密钥段进行密钥扩展得到对应子密钥，并对相应待处理数据段进行加解密处理；控制模块按照固定字节R对待处理数据包a_i进行分组为密钥段、待处理数据段；并将密钥段分别发送给算法池中的多个对称算法模块进行密钥扩展，依次向多个对称算法模块分配相应待处理数据段，接收对应的完成数据段并依次传输给反向FIFO缓存队列中,能够提高算法池的资源利用率，进一步提升了对单个待处理数据包的加解密效率。

技术领域

本发明属于计算机技术领域，尤其涉及一种可以提高FPGA板卡整体加解密效率的基于FPGA的对称加解密方法及系统。

背景技术

FPGA(Field-Programmable Gate Array)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。在信息安全日益受到人们重视的信息化时代，数据处理及存储产品要求不止具有处理数据的功能，还需要具有病毒防护和加解密的功能。针对此项要求，目前市场上有软件加解密和硬件加解密两种方案，而其中硬件加解密由于其速度快，安全性高而受到研究者的重视。

现有技术中，硬件加解密较多地采用FPGA实现。具体的，主机与FPGA板卡进行通信连接，如果主机需要对某些数据包进行加解密处理，则需要将待处理的数据包分别写入各个正向内存块中，由于各个正向内存块分别对应FPGA板卡内不同的对称算法模块（如SM4）。例如：对于正向内存块1的数据，FPGA板卡的控制模块只会传送给对称算法模块1处理；对于正向内存块2的数据，FPGA板卡的控制模块只会传送给对称算法模块2处理；对于正向内存块n的数据，FPGA板卡的控制模块只会传送给对称算法模块n处理；在具体应用场景中，如果只向某个正向内存块（如1）或某些正向内存块（如1、2、3）写入待处理的数据，则对于FPGA板卡来说，只会对应启用对称算法模块1或对称算法模块1-3进行加解密处理，而其它的对称算法模块并未得以有效利用，进而导致对称算法模块的资源利用率较低；且单个对称算法模块一次性全部负责对单个正向内存块中的数据进行加解密处理，处理速度有限，进而影响FPGA板卡的整体加解密的效率。

发明内容

为了解决上述问题，本发明在于提供一种基于FPGA的对称加解密方法和系统。

本发明的目的是这样实现的：

本发明第一方面提出一种基于FPGA的对称加解密方法，所述方法包括以下步骤：

步骤1-1）、FPGA板卡接收到主机传送的待处理数据包a_i，并缓存在正向FIFO缓存队列中；

步骤1-2）、由控制模块按照固定字节R对所述待处理数据包a_i进行分组为密钥段、待处理数据段；

步骤1-3）、由所述控制模块将所述密钥段分别发送给算法池中的第对称算法模块，并使多个对称算法模块对所述密钥段进行密钥扩展，得到对应的子密钥，其中m大于等于n；

步骤1-4）、待所有第对称算法模块密钥扩展完成后，由所述控制模块依次向第对称算法模块分配待处理数据段；

步骤1-5）、第对称算法模块分别采用扩展得到的子密钥对分配得到的待处理数据段进行对称加解密处理，并得到对应的完成数据段；

步骤1-6）、由所述控制模块将各个完成数据段依次传输给反向FIFO缓存队列中；

步骤1-7）、判断是否将待处理数据包a_i的所有待处理数据段分配给对应的对称算法模块进行加解密处理，并将对应的完成数据段传输给反向FIFO缓存队列中，如果是，则进入步骤1-8），如果否，则返回步骤1-4）；