[发明专利]半导体存储器装置

说明书

一种半导体存储器装置包括：逻辑电路，其设置在具有单元区域和单元区域外部的外围区域的基板上；源极板，其被限定在逻辑电路上方；狭缝，其将源极板分成在单元区域中的单元源极板和在外围区域中的虚设源极板；以及存储器单元阵列，其被限定在单元源极板上。虚设源极板保持在恒定电压，而与存储器单元阵列和逻辑电路的操作无关。

技术领域

各种实施方式总体上涉及一种半导体存储器装置，更具体地，涉及一种具有设置在存储器单元阵列下方的逻辑电路的半导体存储器装置。

背景技术

随着半导体制造技术的发展，要求半导体存储器装置的小型化和高集成度。为了满足高集成度的要求，已经提出了单元下外围(peripheral under cell,PUC)结构，其中逻辑电路布置在存储器单元阵列下方。

静电放电(ESD)是当静电流动时出现的故障模式。由ESD产生的静电电流会对半导体存储器装置的诸如二极管和晶体管的元件造成损坏。例如，施加到二极管的PN结的由ESD产生的高电流会引起结尖峰，或者可能破坏晶体管的栅极电介质层，从而使栅极、漏极和源极短路。因此，制造商作出各种努力来保护元件免受ESD的影响。

发明内容

各种实施方式涉及一种能够减少由于ESD引起的损坏的半导体存储器装置。

在一个实施方式中，一种半导体存储器装置可以包括：逻辑电路，其设置在具有单元区域和单元区域外部的外围区域的基板上；源极板，其被限定在逻辑电路上方；狭缝，其将源极板分成在单元区域中的单元源极板和在外围区域中的虚设源极板；以及存储器单元阵列，其被限定在单元源极板上。虚设源极板可以保持在恒定电压，而与存储器单元阵列和逻辑电路的操作无关。

在一个实施方式中，一种半导体存储器装置可以包括：逻辑电路，其被限定在具有单元区域和单元区域外部的外围区域的基板上；单元源极板，其单元区域中被设置在逻辑电路上方；存储器单元阵列，其被限定在单元源极板上；以及静电放电屏蔽板，其在外围区域中被设置在逻辑电路上方。

在一个实施方式中，一种半导体存储器装置可以包括：逻辑电路，其被限定在基板上；源极板，其被设置在逻辑电路上方；狭缝，其将源极板分成多个单元源极板和虚设源极板；以及多个存储器单元阵列，其分别被限定在所述多个单元源极板上。无论存储器单元阵列和逻辑电路是否工作，虚设源极板都可以保持在恒定电压。

附图说明

图1是示出对根据本公开的一个实施方式的半导体存储器装置的呈现的框图。

图2是示出对根据本公开的一个实施方式的半导体存储器装置的呈现的截面图。

图3是示出对根据本公开的一个实施方式的半导体存储器装置的呈现的俯视图。

图4是示出对根据本公开的一个实施方式的半导体存储器装置的呈现的框图。

图5是示出图4所示的半导体存储器装置的示意性布局的俯视图。

图6是图5的详细俯视图。

图7是示出对图5所示的半导体存储器装置的呈现的截面图。

图8是示出对根据本公开的一个实施方式的半导体存储器装置的焊盘布置区域的呈现的放大俯视图。

图9是沿图8的线A-A’截取的截面图。

图10A至图10C是示出根据本公开实施方式的半导体存储器装置的焊盘布置区域中的各种形状的虚设源极板的示例的俯视图。

图11是示意性示出根据本公开的一个实施方式的包括半导体存储器装置的存储器系统的图。

图12是示意性示出根据本公开的一个实施方式的包括半导体存储器装置的计算系统的框图。

具体实施方式