[发明专利]一种用于半导体器件的蚀刻方法及半导体器件

说明书

本发明公开了提供一种半导体器件的蚀刻方法，包含以下步骤：步骤一，在待蚀刻的基底上沉积氮氧化硅层；步骤二，在氮氧化硅层上形成光阻，并基于光阻对氮氧化硅层进行光刻，以在氮氧化硅层上获得具有初始关键尺寸的沟槽图案；步骤三，移除光阻，基于沟槽图案对基底进行一次蚀刻，以获得具有第一关键尺寸的一次沟槽，第一关键尺寸小于初始关键尺寸；步骤四，在一次沟槽进行回蚀刻；步骤五，对基底进行二次蚀刻，以获得具有第二关键尺寸的二次沟槽，第二关键尺寸小于第一关键尺寸。该方法工序简单并能有效减少光阻回粘缺陷。本发明同时提供一种使用上述方法制备的半导体器件。

技术领域

本发明涉及半导体技术领域，特别涉及一种用于半导体器件的蚀刻方法及使用该方法制备的半导体器件。

背景技术

在光刻工艺中，沟槽的关键尺寸(CD，即沟槽宽度)的均匀性会受到基底反射率不均匀和台阶上下光刻胶——即光阻(P.R.)——膜厚度不同影响，通过在光刻涂胶前沉积一层抗反射物质可减小上述不良影响，该物质构成底部抗反射涂层。传统底部抗反射涂层的厚度约为20-30nm，适用于关键尺寸大于150nm的沟槽，其通常为有机物，以利用其吸光特性将进入抗反射涂层的光在下表面反射前被吸收掉。随着半导体技术的不断发展，人们通过在基底与底部抗反射涂层之间添加硬掩模(HardMask)来满足沟槽关键尺寸不断减小的需求。

一方面，有机抗反射涂层(Organic BARC)本身由于与光阻材料类似，二者粘附性强，易导致去除光阻时会有部分光阻化合物回粘到抗反射涂层上，构成缺陷；另一方面，硬掩模的添加作为新增的工序，使半导体的生产流程变得更加繁琐。

因此，如何化简工序并减少光阻回粘缺陷成为半导体器件制备领域亟待解决的技术问题。

发明内容

为了解决现有的技术问题，本发明提出了一种工序简单并能有效减少光阻回粘缺陷的半导体器件的蚀刻方法及使用该蚀刻方法制备的半导体器件。

依据本发明，提供一种半导体器件的蚀刻方法，包含以下步骤：

步骤一，在待蚀刻的基底上沉积氮氧化硅层；

步骤二，在氮氧化硅层上形成光阻，并基于光阻对氮氧化硅层进行光刻，以在氮氧化硅层上获得具有初始关键尺寸的沟槽图案；

步骤三，移除光阻，基于沟槽图案对基底进行一次蚀刻，以获得具有第一关键尺寸的一次沟槽，第一关键尺寸小于初始关键尺寸；

步骤四，在一次沟槽进行回蚀刻；

步骤五，对基底进行二次蚀刻，以获得具有第二关键尺寸的二次沟槽，第二关键尺寸小于第一关键尺寸。

依据本发明的一个实施例，基底包含多晶硅层。

依据本发明的一个实施例，氮氧化硅层的厚度为100-120nm。

依据本发明的一个实施例，初始关键尺寸为140-160nm。

依据本发明的一个实施例，第一关键尺寸为110-130nm。

依据本发明的一个实施例，第二关键尺寸为70-90nm。

依据本发明的一个实施例，在步骤四包含在一次沟槽的底部及侧壁沉积一层低应力氮化硅。

依据本发明的一个实施例，一次蚀刻和二次蚀刻包含使用聚合剂使基底水平生长。

依据本发明，提供一种使用上述蚀刻方法制备的半导体器件。

由于采用以上技术方案，本发明与现有技术相比具有如下优点：

1.本发明以特定厚度(90-110nm)的氮氧化硅层替代低应力氮化硅硬掩模层和有机硅底部抗反射层，既可蚀刻出关键尺寸小于150nm的沟槽，又可利用光干涉相消原理阻止反射光；