[发明专利]时钟树、哈希引擎、计算芯片、算力板和数字货币挖矿机

权利要求书

1.一种哈希引擎，包括：

输入模块，被配置为接收数据块；

运算模块，被配置为对接收的数据块进行哈希运算，所述运算模块包括以流水线结构布置的多个运算级以使得基于所述数据块的数字信号沿着所述多个运算级依次传递，所述多个运算级中的每个运算级包括多个寄存器和组合逻辑模块，所述多个寄存器包括：

第一组寄存器，所述第一组寄存器中的每个寄存器的输出端耦接到当前运算级的组合逻辑模块的输入端并且耦接到下一运算级中的相应寄存器的输入端；

第二组寄存器，所述第二组寄存器中的每个寄存器的输出端耦接到当前运算级的组合逻辑模块的输入端但不耦接到下一运算级中的寄存器的输入端；

第三组寄存器，所述第三组寄存器中的每个寄存器的输入端耦接到前一运算级的组合逻辑模块的输出端；以及

第四组寄存器，所述第四组寄存器中的每个寄存器的输入端耦接到前一运算级中的相应寄存器的输出端，并且其输出端耦接到下一运算级中的相应寄存器的输入端；和

时钟模块，被配置为向所述多个运算级的每个运算级的所述多个寄存器提供时钟信号，所述时钟模块包括：

多级时钟驱动电路，被配置为传递来自于时钟源的时钟信号并且向所述多个运算级提供时钟信号，其中对于所述多个运算级中的每个运算级的所述多个寄存器，所述数字信号的传递方向与所述时钟信号的传递方向相同；和

多个时钟缓冲电路，被配置为接收来自所述多级时钟驱动电路的时钟信号并且向所述多个寄存器中的每个寄存器提供时钟信号，其中用于向当前运算级的所述第四组寄存器中的每个寄存器提供时钟信号的时钟缓冲电路的输入端耦接到用于向前一运算级中的相应寄存器提供时钟信号的时钟缓冲电路的输出端。

2.如权利要求2所述的哈希引擎，其中用于每一当前运算级的所述第一组寄存器和所述第三组寄存器中的每个寄存器的时钟缓冲电路的输入端耦接到用于当前运算级的时钟驱动电路的输出端，以及

用于向当前运算级的所述第二组寄存器中的每个寄存器提供时钟信号的时钟缓冲电路的输入端耦接到用于向前一运算级中的相应寄存器提供时钟信号的时钟缓冲电路的输出端。

3.如权利要求2所述的哈希引擎，其中每一当前运算级的所述多个寄存器还包括一个或多个附加寄存器，所述一个或多个附加寄存器中的一个附加寄存器的输出端耦接到当前运算级的所述第一组寄存器中的特定寄存器的输入端，其输入端耦接到前一运算级的对应于所述特定寄存器的相应寄存器的输出端，并且其时钟信号端耦接到所述多个时钟缓冲电路中的一个时钟缓冲电路的输出端，该一个时钟缓冲电路的输入端耦接到用于向前一运算级中的对应于所述特定寄存器的相应寄存器提供时钟信号的时钟缓冲电路的输出端。

4.如权利要求3所述的哈希引擎，其中所述哈希引擎用于执行SHA-256算法，每一当前运算级的所述多个寄存器至少包括第一至第十六寄存器(W₀……W₁₅)，所述第一组寄存器包括第二、第十和第十五寄存器(W₁、W₉、W₁₄)，所述第二组寄存器包括第一寄存器(W₀)，所述第三组寄存器包括第十六寄存器(W₁₅)，以及所述第四组寄存器包括第三至第九寄存器(W₂……W₈)和第十一至第十四寄存器(W₁₀……W₁₃)，

用于每一当前运算级的第二、第十、第十五寄存器和第十六寄存器(W₁、W₉、W₁₄、W₁₅)的时钟缓冲电路的输入端耦接到用于当前运算级的时钟驱动电路的输出端，以及

用于每一当前运算级的第一寄存器(W₀)的时钟缓冲电路的输入端耦接到用于前一运算级的第二寄存器(W₁)的时钟缓冲电路的输出端。