[发明专利]时钟树、哈希引擎、计算芯片、算力板和数字货币挖矿机在审
申请号: | 202010688603.0 | 申请日: | 2020-07-16 |
公开(公告)号: | CN111651403A | 公开(公告)日: | 2020-09-11 |
发明(设计)人: | 薛可;范志军;许超;郭海丰;杨作兴 | 申请(专利权)人: | 深圳比特微电子科技有限公司 |
主分类号: | G06F15/78 | 分类号: | G06F15/78;G06F9/30;G06F9/38;G06F1/06;G06Q40/04;H04L9/06 |
代理公司: | 中国贸促会专利商标事务所有限公司 11038 | 代理人: | 李晓芳 |
地址: | 518000 广东省深圳市高*** | 国省代码: | 广东;44 |
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摘要: | |||
搜索关键词: | 时钟 引擎 计算 芯片 算力板 数字 货币 挖矿机 | ||
本公开涉及一种时钟树、哈希引擎、计算芯片、算力板和数字货币挖矿机。该哈希引擎包括:运算模块,包括以流水线结构布置的多个运算级以使得数字信号沿着多个运算级依次传递,每个运算级包括第一、第二、第三和第四组寄存器,第四组寄存器中的每个寄存器的输入端耦接到前一运算级的相应寄存器的输出端,且输出端耦接到下一运算级中的相应寄存器的输入端;和时钟模块,包括多级时钟驱动电路,用于传递来自于时钟源的时钟信号,时钟信号和数据信号的传递方向相同;和向每个寄存器提供时钟信号的多个时钟缓冲电路,用于向第四组寄存器提供时钟信号的时钟缓冲电路的输入端耦接到用于向前一运算级中的相应寄存器提供时钟信号的时钟缓冲电路的输出端。
技术领域
本发明涉及用于执行哈希算法的电路,更具体地,涉及包含时钟树电路、哈希引擎、计算芯片、算力板和加密货币挖矿机。
背景技术
比特币系统是最早提出并且目前得到最广泛认可的区块链系统。比特币系统的主要作用之一是用作去中心化的公共记账本,其可以记录各种金融交易。之所以称为“去中心化”,是因为比特币不是由单一的中心化的货币机构发行的,而是依据特定算法通过运算来产生的。比特币系统使用计算机网络的各节点构成的分布式数据库来确认并记录所有的交易行为,并使用密码学设计来确保安全性。
目前比特币协议采用安全哈希算法SHA(Secure Hash Algorithm)-256。SHA系列算法是美国标准与技术研究所发布的,其中SHA-256是一种哈希长度为256位的安全哈希算法。
根据比特币协议,第一个成功确定候选区块的工作量证明POW(proof of work)的节点有权将该区块添加到区块链,并有权生成新的加密货币单元作为奖励。这个过程就被称为“挖矿”,执行比特币算法的节点被称为挖矿机或矿机。
如果使用专用集成电路(ASIC)来执行挖矿过程,也即使用ASIC芯片来执行SHA-256算法,则设计目标的关键是改善芯片尺寸、芯片运行速度和芯片功耗。芯片尺寸决定芯片成本,芯片运行速度决定矿机运行速度即算力,芯片功耗决定耗电程度即挖矿成本。在实际应用中,衡量矿机最为重要的性能指标是单位算力所消耗的功率,即功耗算力比。因此,对于比特币矿机而言,最重要的就是以较低的功耗算力比来实现SHA-256算法。
因此,存在对于具有更低功耗算力比的用于实现哈希算法的电路的需求。
发明内容
根据本发明的第一方面,提供了一种哈希引擎,包括:输入模块,被配置为接收数据块;运算模块,被配置为对接收的数据块进行哈希运算,所述运算模块包括以流水线结构布置的多个运算级以使得基于所述数据块的数字信号沿着所述多个运算级依次传递,所述多个运算级中的每个运算级包括多个寄存器和组合逻辑模块,所述多个寄存器包括:第一组寄存器,所述第一组寄存器中的每个寄存器的输出端耦接到当前运算级的组合逻辑模块的输入端并且耦接到下一运算级中的相应寄存器的输入端;第二组寄存器,所述第二组寄存器中的每个寄存器的输出端耦接到当前运算级的组合逻辑模块的输入端但不耦接到下一运算级中的寄存器的输入端;第三组寄存器,所述第三组寄存器中的每个寄存器的输入端耦接到前一运算级的组合逻辑模块的输出端;以及第四组寄存器,所述第四组寄存器中的每个寄存器的输入端耦接到前一运算级中的相应寄存器的输出端,并且其输出端耦接到下一运算级中的相应寄存器的输入端;和时钟模块,被配置为向所述多个运算级的每个运算级的所述多个寄存器提供时钟信号,所述时钟模块包括:多级时钟驱动电路,被配置为传递来自于时钟源的时钟信号并且向所述多个运算级提供时钟信号,其中对于所述多个运算级中的每个运算级的所述多个寄存器,所述数字信号的传递方向与所述时钟信号的传递方向相同;和多个时钟缓冲电路,被配置为接收来自所述多级时钟驱动电路的时钟信号并且向所述多个寄存器中的每个寄存器提供时钟信号,其中用于向当前运算级的所述第四组寄存器中的每个寄存器提供时钟信号的时钟缓冲电路的输入端耦接到用于向前一运算级中的相应寄存器提供时钟信号的时钟缓冲电路的输出端。
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