[发明专利]一种电容结构及其制备方法和半导体器件

说明书

本发明涉及一种电容结构及其制备方法和半导体器件。一种电容结构，包括上电极层；所述上电极层覆盖于保护膜之上，所述保护膜为等离子体氧化层和等离子体氮化层中的至少一种。本发明电容结构增加了保护膜，能防止加工过程中对电介质层等下层膜的损伤，从而避免了电流泄露，提高了电容量。

技术领域

本发明涉及半导体领域，特别涉及一种电容结构及其制备方法和半导体器件。

背景技术

半导体器件通常包括电容器(Capacitance)，电容器是由相互重叠的上电极、下电极和插入两极之间的电介质层构成。

为了增加电容器的电容量，现有技术多专注于改善电介质层材料，寻找新材料提高介电常数，然而会带来新的问题，例如出现大的漏电流(Leakage)问题。另外，在电介质层直接沉积上电极时，前驱体TiCl易对下层的膜造成损伤，使漏电问题更严重。

发明内容

本发明的目的在于提供一种电容结构，该电容结构增加了保护膜，能防止加工过程中对电介质层等下层膜的损伤，从而避免了电流泄露，提高了电容量。

为了实现以上目的，本发明提供了以下技术方案：

一种电容结构，包括上电极层；

所述上电极层覆盖于保护膜之上，所述保护膜为等离子体氧化层和/或等离子体氮化层中的至少一种。

由于保护膜将上电极层与下层的材料的隔离开，可以避免沉积上电极层时对下层膜的热损伤，也可以避免向下层膜中引入氯杂质导致膜质下降，因此，本发明的保护膜起到“隔离”作用，从而避免了电流泄露，提高了电容。

上述电容结构的制备方法，利在沉积上电极层之前，先利用等离子体技术形成氧化层或氮化层。

对于电容结构中的其他层/膜则可以按照常规方式(例如典型CVD、ALD等)沉积。

本发明上述的电容结构适用于任意具有叠层结构(主要包含上下电极以及可选的电介质层等)的半导体器件，例如半导体存储器件，典型的有DRAM、2D NAND、3D NAND。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。

图1为本发明提供的一种电容的层叠结构示意图；

图2为本发明提供的另一种电容的层叠结构示意图。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。

以典型的半导体器件为例，其中的电容结构是基于半导体基底(例如已形成了基本的电容孔等)上。