[发明专利]加法器、运算电路、芯片和计算装置

权利要求书

1.一种加法器，用于计算输入的两个数字之和，其特征在于，所述加法器具有分别表示所述两个数字的两个输入，其中每个输入被彼此对应地划分为多个子部分，所述多个子部分由低位到高位依次表示所述输入的部分位，并且所述加法器包括：

多个第一级加法模块，每个第一级加法模块用于对所述两个输入的对应子部分进行求和；

多个中间寄存器，每个中间寄存器耦接到对应的第一级加法模块，用于存储所述两个输入的对应子部分的和数；

一个或多个进位寄存器，每个进位寄存器耦接到对应的第一级加法模块，用于存储所述两个输入的对应子部分的进位；以及

第二级加法模块，耦接到所述多个中间寄存器和所述一个或多个进位寄存器，用于对来自每个中间寄存器的和数与来自对应的前一个进位寄存器的进位进行求和。

2.根据权利要求1所述的加法器，其特征在于，第二级加法模块将所述多个中间寄存器中的与所述输入的第一个子部分对应的第一个中间寄存器的输出直接耦接到加法器的输出，其中所述第一个子部分表示所述输入的最低一位或多位。

3.根据权利要求1或2所述的加法器，其特征在于，所述两个输入的第一个子部分的位数大于或等于其他子部分的位数。

4.根据权利要求1或2所述的加法器，其特征在于，每个输入具有两个子部分。

5.一种加法器，用于计算输入的一个数字与预定的常数之和，其特征在于，所述加法器具有表示所述数字的一个输入，所述输入被划分为多个子部分，所述多个子部分由低位到高位依次表示所述输入的部分位，并且所述加法器包括：

一个或多个第一级加法模块，每个第一级加法模块用于对所述输入的对应子部分与所述常数的对应位进行求和；

多个中间寄存器，每个中间寄存器耦接到对应的第一级加法模块，用于存储所述输入的对应子部分与所述常数的对应位的和数；

一个或多个进位寄存器，每个进位寄存器耦接到对应的第一级加法模块，用于存储所述输入的对应子部分与所述常数的对应位的进位；以及

第二级加法模块，耦接到所述多个中间寄存器和所述一个或多个进位寄存器，用于对来自每个中间寄存器的和数与来自对应的前一个进位寄存器的进位进行求和。

6.根据权利要求5所述的加法器，其特征在于，第二级加法模块将所述多个中间寄存器中的与所述输入的第一个子部分对应的第一个中间寄存器的输出直接耦接到加法器的输出，其中所述第一个子部分表示所述输入的最低一位或多位。

7.根据权利要求5或6所述的加法器，其特征在于，所述输入的子部分的数量和每个子部分的位数至少部分地根据所述常数来确定。

8.根据权利要求5或6所述的加法器，其特征在于，第一级加法模块的数量和配置至少部分地根据所述常数来确定。

9.根据权利要求8所述的加法器，其特征在于，所述常数为1。

10.根据权利要求5或6所述的加法器，其特征在于，所述输入具有两个子部分。

11.一种运算电路，其特征在于，所述运算电路包括：

根据权利要求1-10中任一项所述的加法器；以及

耦接到所述加法器的输入的前置组合逻辑模块，和/或耦接到所述加法器的输出的后置组合逻辑模块。

12.根据权利要求11所述的运算电路，其特征在于，所述加法器的所述输入的子部分的数量和每个子部分的位数至少部分地根据用于所述运算电路的时钟的周期、前置组合逻辑模块和/或后置组合逻辑模块的计算延时来确定。