[发明专利]加法器、运算电路、芯片和计算装置

说明书

本公开涉及加法器、运算电路、芯片和计算装置。公开了一种加法器，用于计算输入的两个数字之和，加法器具有分别表示两个数字的两个输入，每个输入被彼此对应地划分为多个子部分，多个子部分由低位到高位依次表示输入的部分位，加法器包括：多个第一级加法模块，每一个用于对两个输入的对应子部分进行求和；多个中间寄存器，每一个耦接到对应的第一级加法模块，用于存储两个输入的对应子部分的和数；一个或多个进位寄存器，每一个耦接到对应的第一级加法模块，用于存储两个输入的对应子部分的进位；以及第二级加法模块，耦接到多个中间寄存器和一个或多个进位寄存器，用于对来自每个中间寄存器的和数与来自对应的前一个进位寄存器的进位进行求和。

技术领域

本公开总体而言涉及数字电路。具体来说，涉及一种加法器，一种包括加法器的运算电路，以及芯片和计算装置。

背景技术

用于进行加法运算的加法器是许多运算电路的重要组成部分。

在现有技术中，如果需要提高加法器的运算速度，通常会采用高速器件来实现加法器。但是，高速器件的面积较大、功耗较高，这导致加法器以及包括加法器的运算电路的面积和功耗相应增大，使得芯片的制造成本和功耗显著增大。

因此，期望以较低的制造成本和功耗来提高加法器的运算速度，因而需要一种改进的加法器。

发明内容

根据本公开的一个方面，提供了一种加法器，其用于计算输入的两个数字之和，所述加法器具有分别表示所述两个数字的两个输入，其中每个输入被彼此对应地划分为多个子部分，所述多个子部分由低位到高位依次表示所述输入的部分位，并且所述加法器包括：多个第一级加法模块，每个第一级加法模块用于对所述两个输入的对应子部分进行求和；多个中间寄存器，每个中间寄存器耦接到对应的第一级加法模块，用于存储所述两个输入的对应子部分的和数；一个或多个进位寄存器，每个进位寄存器耦接到对应的第一级加法模块，用于存储所述两个输入的对应子部分的进位；以及第二级加法模块，耦接到所述多个中间寄存器和所述一个或多个进位寄存器，用于对来自每个中间寄存器的和数与来自对应的前一个进位寄存器的进位进行求和。

根据本公开的另一个方面，提供了一种加法器，其用于计算输入的一个数字与预定的常数之和，所述加法器具有表示所述数字的一个输入，所述输入被划分为多个子部分，所述多个子部分由低位到高位依次表示所述输入的部分位，并且所述加法器包括：一个或多个第一级加法模块，每个第一级加法模块用于对所述输入的对应子部分与所述常数的对应位进行求和；多个中间寄存器，每个中间寄存器耦接到对应的第一级加法模块，用于存储所述输入的对应子部分与所述常数的对应位的和数；一个或多个进位寄存器，每个进位寄存器耦接到对应的第一级加法模块，用于存储所述输入的对应子部分与所述常数的对应位的进位；以及第二级加法模块，耦接到所述多个中间寄存器和所述一个或多个进位寄存器，用于对来自每个中间寄存器的和数与来自对应的前一个进位寄存器的进位进行求和。

根据本公开的另一个方面，提供了一种运算电路，其包括如上所述的加法器；以及耦接到所述加法器的输入的前置组合逻辑模块，和/或耦接到所述加法器的输出的后置组合逻辑模块。

根据本公开的另一个方面，提供了一种芯片，其包括如上所述的运算电路。

根据本公开的又一个方面，提供了一种计算装置，其包括如上所述的芯片。

通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征及其优点将会变得更为清楚。

附图说明

构成说明书的一部分的附图描述了本公开的实施例，并且连同说明书一起用于解释本公开的原理。

参照附图，根据下面的详细描述，可以更加清楚地理解本公开，其中：

图1示出了根据本公开一个或多个示例性实施例的用于计算输入的两个数字之和的加法器的示意图。