[发明专利]静电放电保护电路

说明书

一种静电放电保护电路，该静电放电(ESD)保护电路包括：多个晶体管，每个晶体管包括栅极端子、漏极端子和源极端子；第一连接线，该第一连接线连接到多个晶体管的漏极端子；第二连接线，该第二连接线连接到多个晶体管的源极端子；第三连接线，该第三连接线连接到多个晶体管的栅极端子；外部电阻器，该外部电阻器连接到第三连接线；以及接地端子，该接地端子连接到外部电阻器。外部电阻器包括彼此并联连接的第一电阻器和第二电阻器。

技术领域

本公开涉及一种静电放电保护电路，更具体地，涉及一种包括栅极联接晶体管的ESD保护电路。

背景技术

当半导体电路接触带电的人体或机器时，人体或机器所带的静电可能会通过输入/输出(I/O)焊盘释放到半导体电路内部，从而导致瞬态电流在半导体内部电路中流动，因此，可能会损坏半导体电路。

因此，为了防止半导体内部电路被静电损坏，该半导体电路在I/O焊盘和半导体内部电路之间包括ESD保护电路。当具有过电压的静电流入I/O焊盘时，ESD保护电路将I/O焊盘与半导体内部电路之间的节点的电压电平限制在一定范围内，从而保护了半导体内部电路。

在现有技术中，主要使用双极结型晶体管(BJT)或二极管作为ESD保护电路。然而，栅极接地NMOS(GGNMOS)晶体管最近得到了广泛使用。GGNMOS晶体管是栅极接地的晶体管，并且是由于静电引起的击穿而使NMOS晶体管的npn结构像BJT晶体管那样工作的元件，并且因此释放大量电流。然而，随着半导体技术的发展，栅极绝缘层的厚度非常薄，导致栅极绝缘层被ESD脉冲损坏的可能性增加。

因此，已经提出了栅极联接NMOS(GCNMOS)晶体管，其被设计为使得NMOS晶体管的栅极基于相对较低的电压而导通，以减小栅极绝缘层的损坏。

特别地，在通过连接多个GCNMOS晶体管来配置ESD保护电路的情况下，可以减少栅极绝缘层的损坏，此外，可以有效地获得ESD效果。然而，在这种情况下，电阻值基于ESD保护电路的位置而变化，并且因此，电阻值基于栅极偏置的位置而变化，导致放电电流的均匀性降低。

发明内容

因此，本公开旨在提供一种ESD保护电路，该ESD保护电路基本上消除了由于现有技术的局限性和缺点引起的一个或更多个问题。

本公开的一方面旨在提供一种ESD保护电路，该ESD保护电路减小电阻值的偏差以增强基于位置的放电电流的均匀性。

本公开的其它优点和特征将在下面的描述中部分地阐述，并且在阅读以下内容之后对于本领域的普通技术人员将变得显而易见，或者可以从本公开的实践中习得。通过在书面描述及其权利要求书以及附图中特别指出的结构可以意识到并获得本公开的目的和其它优点。

为了实现这些和其它优点，并根据本公开的目的，如本文所体现和广泛描述的，提供了一种静电放电(ESD)保护电路，该静电放电保护电路包括：多个晶体管，每个晶体管包括栅极端子、漏极端子和源极端子；第一连接线，该第一连接线连接到所述多个晶体管的所述漏极端子；第二连接线，该第二连接线连接到所述多个晶体管的所述源极端子；第三连接线，该第三连接线连接到所述多个晶体管的所述栅极端子；外部电阻器，该外部电阻器连接到所述第三连接线；以及接地端子，该接地端子连接到所述外部电阻器，其中，所述外部电阻器包括彼此并联连接的第一电阻器和第二电阻器。

在本公开的另一方面，提供了一种静电放电(ESD)保护电路，该静电放电保护电路包括：多个晶体管，每个晶体管包括设置在基板上的栅极端子；外部电阻器，该外部电阻器包括在所述基板上彼此并联连接的第一电阻器和第二电阻器；连接线，该连接线将所述外部电阻器连接到所述栅极端子；接地线，该接地线连接到所述外部电阻器；第一绝缘层，该第一绝缘层设置在所述栅极端子的底表面中；第二绝缘层，该第二绝缘层设置在所述栅极端子的顶表面中；以及第三绝缘层，该第三绝缘层设置在所述接地线的顶表面中，其中，所述连接线包括连接到所述栅极端子的第一连接部分和将所述第一连接部分连接到所述第一电阻器的第二连接部分。