[发明专利]数据驱动电路在审
申请号: | 202010717503.6 | 申请日: | 2020-07-23 |
公开(公告)号: | CN113054985A | 公开(公告)日: | 2021-06-29 |
发明(设计)人: | 崔恩志 | 申请(专利权)人: | 爱思开海力士有限公司 |
主分类号: | H03K19/00 | 分类号: | H03K19/00 |
代理公司: | 北京三友知识产权代理有限公司 11127 | 代理人: | 刘久亮;黄纶伟 |
地址: | 韩国*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 数据 驱动 电路 | ||
1.一种数据驱动电路,所述数据驱动电路包括:
触发电路,所述触发电路被配置为阻挡用于发送数据的多个信号路径中的除了与当前选择的驱动强度相对应的信号路径之外的其余信号路径;以及
预驱动器,所述预驱动器被配置为使用根据多个阻抗控制代码确定的阻抗来驱动通过所述与当前选择的驱动强度相对应的信号路径而发送的数据。
2.根据权利要求1所述的数据驱动电路,其中,所述触发电路被配置为阻挡用于发送多个第二数据的多个信号路径中的除了与所述当前选择的驱动强度相对应的信号路径之外的其余信号路径,所述多个第二数据通过根据具有相位差的多个时钟信号锁存多个第一数据而生成。
3.根据权利要求1所述的数据驱动电路,其中,所述触发电路包括:
第一锁存电路,所述第一锁存电路被配置为根据第一时钟信号锁存第一数据中的任何一个以生成第一锁存信号;
第一信号分配电路,所述第一信号分配电路被配置为仅通过所述信号路径中的多个第一信号路径中的根据第一驱动强度控制信号而选择的信号路径来分配所述第一锁存信号,以输出所分配的所述第一锁存信号作为多个第二数据的一部分;
第二锁存电路,所述第二锁存电路被配置为根据第二时钟信号锁存所述第一数据中的另一个以生成第二锁存信号;以及
第二信号分配电路,所述第二信号分配电路被配置为仅通过所述信号路径中的多个第二信号路径中的根据第二驱动强度控制信号而选择的信号路径来分配所述第二锁存信号,以输出所分配的所述第二锁存信号作为所述多个第二数据的一部分。
4.根据权利要求1所述的数据驱动电路,其中,所述预驱动器包括:
多个预上拉驱动单元,所述多个预上拉驱动单元被配置为根据所述阻抗控制代码中的第一阻抗控制代码来驱动通过所述与当前选择的驱动强度相对应的信号路径而发送的数据;以及
多个预下拉驱动单元,所述多个预下拉驱动单元被配置为根据所述阻抗控制代码中的第二阻抗控制代码来驱动通过所述与当前选择的驱动强度相对应的信号路径而发送的数据。
5.根据权利要求1所述的数据驱动电路,所述数据驱动电路还包括主驱动器,所述主驱动器被配置为根据来自所述触发电路的输出来驱动输出端子。
6.根据权利要求5所述的数据驱动电路,其中,所述主驱动器包括:
第一驱动器,所述第一驱动器被配置为根据来自所述触发电路的输出中的第一驱动控制信号而上拉所述输出端子;以及
第二驱动器,所述第二驱动器被配置为根据来自所述触发电路的输出中的第二驱动控制信号而下拉所述输出端子。
7.根据权利要求5所述的数据驱动电路,其中,所述主驱动器包括共同连接到所述输出端子的多个上拉支路和多个下拉支路。
8.根据权利要求7所述的数据驱动电路,其中,第一驱动控制信号的各个信号分量以一对一的关系输入到所述上拉支路的一部分,并且所述第一驱动控制信号中的至少一个共同输入到所述上拉支路的另一部分。
9.根据权利要求7所述的数据驱动电路,其中,第二驱动控制信号的各个信号分量以一对一的关系输入到所述下拉支路的一部分,并且所述第二驱动控制信号中的至少一个共同输入到所述下拉支路的另一部分。
10.根据权利要求1所述的数据驱动电路,所述数据驱动电路还包括阻抗校准电路,所述阻抗校准电路被配置为使用外部电阻器的电阻作为目标值来控制所述阻抗控制代码。
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