[发明专利]一种集成肖特基二极管结构SiC MOSFET器件及其制作方法

权利要求书

1.一种集成肖特基二极管结构SiC MOSFET器件，其特征在于：所述SiC MOSFET器件设有SiC衬底，所述SiC衬底的下表面设有漏极，所述SiC衬底的上表面设有N^-外延层，所述N^-外延层的上表面设有两个P阱结构，每个所述P阱结构的上表面均设有相互紧邻的N⁺接触区和P⁺接触区，两个所述P阱结构之间设有JEFT区，所述JEFT区的上表面设有对P^-外延层进行反型构成的第一N型区域，所述第一N型区域的上表面设有栅介质层，所述栅介质层上方设有多晶硅介质层，所述N⁺接触区和P⁺接触区的上表面设有源级，所述源极旁设有对P^-外延层进行反型构成的第二N型区域，所述第二N型区域上面设有肖特基金属，所述多晶硅介质层、源级和肖特基金属之间设有隔离介质。

2.根据权利要求1所述的集成肖特基二极管结构SiC MOSFET器件，其特征在于：所述P^-外延层部分反型构成第一N型区域和第二N型，所述第一N型区域和第二N型区域的厚度为0.1μm～0.3μm，掺杂浓度为5.0×10¹⁵cm^-3～1×10¹⁷cm^-3。

3.根据权利要求1或2所述的集成肖特基二极管结构SiC MOSFET器件，其特征在于：所述栅介质层为SiO₂氧化层，所述SiO₂氧化层的厚度为50-80nm；所述多晶硅介质层厚度为0.3-0.6μm，所述N^-外延层掺杂浓度为5.0×10¹⁵cm^-3～1.0×10¹⁷cm^-3,厚度为5μm～30μm；所述P^-外延层掺杂浓度为1.0×10¹⁵cm^-3～5.0×10¹⁷cm^-3，厚度为0.1μm～0.3μm；所述P⁺接触区厚度为0.1～0.3μm，掺杂浓度为1.0×10¹⁹cm^-3～5.0×10²⁰cm^-3，所述N⁺接触区厚度为0.1～0.3μm，掺杂浓度为1.0×10¹⁹cm^-3～5.0×10²⁰cm^-3，所述P阱结构的掺杂的浓度为1.0×10¹⁶cm^-3～5.0×10¹⁸cm^-3，厚度为0.3μm～1μm；所述隔离介质为Si₃N₄，厚度为0.5μm～1μm。

4.一种如权利要求1、2或3所述集成肖特基二极管结构SiC MOSFET器件的制作方法，其特征在于：

步骤1、在SiC衬底上制作N^-外延层；

步骤2、在N^-外延层上进行离子注入形成两个P阱结构，两个P阱结构之间构成JEFT区；

步骤3、在P阱结构上方形成二次外延层P^-外延层；

步骤4、对P阱结构上方的P^-外延层进行离子注入形成P⁺接触区和N⁺接触区；

步骤5、对JEFT区上方的P^-外延层进行N型离子注入形成第一N型区域，对源级旁边的P^-外延层进行N型离子注入形成第二N型区域；

步骤6、高温退火；

步骤7、在第一N型区域上制作栅介质层；

步骤8、在栅介质层上制作多晶硅介质层；

步骤9、在SiC衬底背面制作漏极；

步骤10、在P⁺接触区和N⁺接触区上制作源极金属及集成肖特基区域上方制作肖特基金属。