[发明专利]一种集成肖特基二极管结构SiC MOSFET器件及其制作方法

说明书

本发明揭示了一种集成肖特基二极管结构SiC MOSFET器件，自下而上包括漏极、SiC衬底、N^‑外延层，P阱结构的上表面均设有相互紧邻的N⁺接触区和P⁺接触区，两个P阱结构之间设有JEFT区，JEFT区的上表面设有第一N型区域，第一N型区域的上表面设有栅介质层，栅介质层上方设有多晶硅介质层，N⁺接触区和P⁺接触区的上表面设有源级，源极旁设有第二N型区域，第二N型区域上面设有肖特基金属。本发明的MOSFET器件能够提升器件电流能力，提高二极管的反向耐压以及抗浪涌能力，省去一次光刻工艺步骤，提高了芯片的集成度和可靠性，另外降低了芯片的面积和制作成本。

技术领域

本发明涉及功率器件技术领域，尤其涉及集成肖特基二极管结构SiC MOSFET器件。

背景技术

以碳化硅SiC、氮化镓GaN、砷化镓GaAs为代表的宽禁带半导体具有大禁带宽度、高临界场强、高热导率、高载流子饱和速率、使其倍受人们的关注。SiC可以通过热氧化得到氧化物材料(SiO₂)，从而使得基于SiC材料的MOSFET器件和电路研制成为可能。与其他类型的SiC电力电子器件相比，SiC MOSFET具有高开关速度、高反向阻断电压等优势，而且驱动电路简单，与现有的电力电子器件(硅基功率MOSFET和IGBT)兼容性好，是备受瞩目的新型电力开关器件，具有极为突出的潜力和优势。

MOSFET器件一般会在外部通过反并联的形式并联一个SBD器件，但通常反并联不利于总芯片面积的降低，同时电路之间的电路连接也会增加电路的寄生效应，并且由于工艺复杂，导致制造成本高，因此未来发展方向是MOSFET器件内部集成SBD器件，从而达到缩小总芯片面积，降低制造成本和封装复杂度的目的。

发明内容

本发明所要解决的技术问题是实现一种新型的集成JBS二极管结构的SiC MOSFET器件结构，其结构易于生产，能够降低器件的生产成本。

为了实现上述目的，本发明采用的技术方案为：一种集成肖特基二极管结构SiCMOSFET器件，所述SiC MOSFET器件设有SiC衬底，所述SiC衬底的下表面设有漏极，所述SiC衬底的上表面设有N^-外延层，所述N^-外延层的上表面设有两个P阱结构，每个所述P阱结构的上表面均设有相互紧邻的N⁺接触区和P⁺接触区，两个所述P阱结构之间设有JEFT区，所述JEFT区的上表面设有对P^-外延层进行反型构成的第一N型区域，所述第一N型区域的上表面设有栅介质层，所述栅介质层上方设有多晶硅介质层，所述N⁺接触区和P⁺接触区的上表面设有源级，所述源极旁设有对P^-外延层进行反型构成的第二N型区域，所述第二N型区域上面设有肖特基金属，所述多晶硅介质层、源级和肖特基金属之间设有隔离介质。

所述P^-外延层部分反型构成第一N型区域和第二N型，所述第一N型区域和第二N型区域的厚度为0.1μm～0.3μm，掺杂浓度为5.0×10¹⁵cm^-3～1×10¹⁷cm^-3。