[发明专利]半导体存储装置

说明书

实施方式提供一种能够缩小芯片面积的半导体存储装置。实施方式的半导体存储装置包含衬底(50)、第1存储胞、第1位线(BL)、第1字线(WL)、第1晶体管(T8)及第2晶体管(TR7)。第1存储胞设置在衬底(50)的上方。第1位线(BL)在第1方向上延伸设置，与第1存储胞连接。第1字线(WL)在与第1方向交叉的第2方向上延伸设置，与第1存储胞连接。第1晶体管(T8)设置在衬底(50)之上，与第1位线(BL)连接。第2晶体管(TR7)设置在第1存储胞的下方且衬底(50)之上，与第1字线(WL)连接。

[相关申请]

本申请享有以日本专利申请2019-189464号(申请日：2019年10月16日)为基础申请的优先权。本申请通过参考该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

已知一种可以非易失地存储数据的NAND(Not-And，与非)型闪速存储器。

发明内容

实施方式提供一种能够缩小芯片面积的半导体存储装置。

实施方式的半导体存储装置包含衬底、第1存储胞、第1位线、第1字线、第1晶体管及第2晶体管。第1存储胞设置在衬底的上方。第1位线在第1方向上延伸设置，与第1存储胞连接。第1字线在与第1方向交叉的第2方向上延伸设置，与第1存储胞连接。第1晶体管设置在衬底之上，与第1位线连接。第2晶体管设置在第1存储胞的下方且衬底之上，与第1字线连接。

附图说明

图1是第1实施方式的半导体存储装置的框图。

图2是第1实施方式的半导体存储装置所具备的存储胞阵列的电路图。

图3是表示第1实施方式的半导体存储装置所具备的感测放大器模块的电路构成的一例的电路图。

图4是表示第1实施方式的半导体存储装置中的感测放大器单元的电路构成的一例的电路图。

图5是表示第1实施方式的半导体存储装置中之行解码器模块的电路构成的一例的电路图。

图6是表示第1实施方式的半导体存储装置的构造的一例的立体图。

图7是表示第1实施方式的半导体存储装置中的存储器芯片的平面布局的一例的俯视图。

图8是表示第1实施方式的半导体存储装置的存储区域中的剖面构造的一例的剖视图。

图9是表示第1实施方式的半导体存储装置中的存储器柱的剖面构造的一例的、沿图8的IX-IX线的剖视图。

图10是表示第1实施方式的半导体存储装置的引出区域中的剖面构造的一例的剖视图。

图11是表示第1实施方式的半导体存储装置中的CMOS(Complementary Metal-Oxide Semiconductor，互补金氧半导体)芯片的平面布局的一例的俯视图。

图12是表示第1实施方式的半导体存储装置的剖面构造的一例的剖视图。

图13是表示第1实施方式的半导体存储装置中的引出区域及传输区域的平面布局的一例的俯视图。

图14是表示第1实施方式的半导体存储装置中引出区域及传输区域的详细平面布局的一例的俯视图。

图15是表示第1实施方式的半导体存储装置中的存储区域及感测放大器区域的平面布局的一例的俯视图。

图16是表示第1实施方式的半导体存储装置中存储区域及感测放大器区域的详细平面布局的一例的俯视图。

图17是表示第1实施方式的比较例的半导体存储装置的构造的一例的示意图。