[发明专利]一种用于迭代译码器的数据存储处理方法及装置

说明书

本发明提供了一种用于迭代译码器的数据存储处理方法及装置，该方法包括设置用于接收并缓存待译码数据的缓存存储器，以及用于参与译码算术逻辑单元中间计算及缓存相关数据的运算存储器；两个存储器之间设置有数据通路，用于将缓存存储器中存储的待译码数据写入运算存储器；当运算存储器收到一个码长的数据之后开始译码；当该次译码完成或达到最大迭代次数时，将缓存存储器中缓存的数据并行写入运算存储器，以进行后续的译码运算。采用本发明提供的技术方案，可节省存储空间，缓存更多的待译码数据，存储结构简捷，易扩展，数据处理效率不低于乒乓存储结构。

技术领域

本发明属于无线通信技术领域，尤其涉及一种用于迭代译码器的数据存储处理方法及装置。

背景技术

编解码器是通讯系统中必不可少的组成单元，而在ASIC实现时候基于效率和面积的考虑译码器一般会采用迭代译码，并且大多数采用核心译码算术逻辑单元加乒乓存储结构来实现，常见迭代译码器的架构及其处理流程如图1所示。常见迭代译码器处理流程的步骤如下：

a)初始化的时候乒乓控制逻辑的参考信号in_end，flag，dec_busy，dec_suc_flag都是0。乒乓控制逻辑根据flag来决定待译码数据填入哪个RAM，当这个RAM填满一个码长数据时，设置in_end＝1，表示该RAM收满一个码长数据；flag＝！flag，表示后来的数据需要填入另一个乒乓RAM。

b)当核心译码算术逻辑单元看到in_end指示后开始迭代译码，会从对应的RAM中读取数据，并且设置dec_busy＝1，表示核心译码器处于忙状态。

c)核心译码算术逻辑单元把译码的中间结果写入相应的RAM，也就是以前收满一个码长待译码数据的RAM，这是由乒乓控制逻辑管理的；

e)核心译码算术逻辑单元在每次迭代结束后，将判决条件送给迭代终止判决单元；

f)迭代终止判决单元把判决结果通知核心译码算术逻辑单元，如果判决通过，dec_suc_flag＝1，表示译码成功，核心译码算术逻辑单元完成本次译码之后停止译码，否则继续译码，直到达到了预设的最大迭代次数，此时设置dec_busy＝0，表示核心译码器处于空闲状态。

g)本次迭代结束，将译码结果写入RAM2；在收到dec_suc_flag＝1信息后的译码结果不会写入RAM2，避免额外的迭代引入错误信息。

h)dec_suc_flag＝1并且当前这次迭代结束后或者达到最大迭代次数后，dec_sel＝！dec_sel，开始输出译码结果。

图1中采用乒乓RAM主要的目的是在核心译码算术逻辑单元迭代译码的期间缓存第二个待译码码块，所以两个RAM的大小都是按照可以容纳最长的一个码块设计的。而且乒乓RAM的结构决定了无论码长是多少，一次只能缓存两个码块的数据。在OFDMA系统中，接收机需要同时处理多个子带的数据，此时，译码单元经常会碰到在迭代译码期间需要处理多于两个码块待译码数据的情况，按照这种结构就需要扩展乒乓结构为三个RAM，但是，这种扩展带来的问题就是面积的增加和控制的复杂以及RAM接口时序的恶化。另外，核心译码算术逻辑单元都是采用有符号数的运算，在ASIC实现上一般会采用三符号位的方式(作为上溢或者下溢判断)，比如[-31,31]本身仅仅需要一位符号位加五位数值位就可以表示了，但是在三符号系统需要把符号位复制三次变成三符号位加五位数值位，总共八位来表示(假设最高位是S次高位是C，那么计算S^C，当结果为一表示有溢出发生，S为1，表示负的最大值；S为0，表示正的最大值；当结果为0表示没有溢出)，从而乒乓RAM的位宽就是八位的倍数。

现有的无线通信协议中，LDPC的主要参数是码长(N)、码率(R)、循环子矩阵大小(T)，三者的对应关系如下表1所示。

表1现有的无线通信系统中LDPC编码参数