[发明专利]半导体封装方法及半导体封装结构

说明书

本申请提供一种半导体封装方法及半导体封装结构。该半导体封装方法包括：将引线框与多个待封装芯片贴装于载板上，且多个待封装芯片位于引线框的镂空区域中；通过包封层覆盖在待封装芯片、引线框以及露出的载板上，且填充于引线框的镂空区域内，形成包封结构件；在包封结构件的第一表面形成第一再布线结构，第一再布线结构与待封装芯片的正面以及引线框的第一面均电连接，在包封结构件的第二表面形成第二再布线结构，第二再布线结构与引线框的第二面电连接。该半导体封装结构通过该半导体封装方法制得。本申请的半导体封装结构通过引线框和双面重布线互连工艺，实现了芯片的双面互连封装，提升了产品的薄型化，可增强产品的电学信赖性。

技术领域

本申请涉及一种半导体技术领域，尤其涉及一种半导体封装方法及半导体封装结构。

背景技术

如图1所示，现有技术中常采用引线框30’与布线层40’配合实现两个芯片10’的双面互连封装，具体结构为：两个芯片10’的背面通过导电胶20’贴于引线框30’上表面实现背面电连接，布线层40’通过铜柱50’实现与芯片10’的正面的连接，其中，铜柱需要通过超声键和的方式植出，该工艺的成本极高，效率却极低。另外，将引线框30’布置在芯片10’的背面，导致封装产品的厚度较厚，在应用于穿戴装备或其他对产品厚度有较高要求的场景时，将受到限制。

发明内容

本申请的一个方面提供半导体封装方法，其包括：

S1：将引线框与多个待封装芯片贴装于载板上，所述待封装芯片的正面朝向所述载板，所述引线框设有镂空区域，所述镂空区域沿厚度方向贯穿所述引线框，多个所述待封装芯片位于所述镂空区域中；

S2：通过包封层覆盖在所述待封装芯片、所述引线框以及露出的所述载板上，且填充于所述引线框的镂空区域内，形成包封结构件，所述包封结构件包括相对设置的第一表面和第二表面，所述待封装芯片的正面和所述引线框的第一面露出于所述第一表面；

S3：在所述包封结构件的第一表面形成第一再布线结构，所述第一再布线结构与所述待封装芯片的正面以及所述引线框的第一面均电连接，在所述包封结构件的第二表面形成第二再布线结构，所述第二再布线结构与所述引线框相对所述第一面设置的第二面电连接。

可选的，所述引线框包括连接部，所述连接部将所述镂空区域间隔为多个，分别位于不同的所述镂空区域中的所述待封装芯片通过所述连接部进行电连接。

可选的，所述引线框还包括框体，所述框体内设有沿所述厚度方向贯穿所述框体的所述镂空区域；所述连接部的两端分别与所述框体相对的两侧连接。

可选的，所述连接部包括依次连接的第一部分、中间部分和第二部分，所述第一部分与所述第二部分分别与所述框体相对的两侧连接；所述第一部分远离所述连接部的一端与所述第二部分远离所述连接部的一端，均位于所述连接部的同一侧。

可选的，所述引线框还包括若干相互隔离的边缘部，所述边缘部的一端与所述框体连接，另一端向镂空区域延伸；每一所述镂空区域内均设有若干相互隔离的边缘部。

可选的，所述待封装芯片的背面与所述第二再布线结构电连接。

可选的，所述引线框的厚度等于所述待封装芯片的厚度，在步骤S3之前，还包括对所述包封结构件的第二表面进行减薄至露出所述待封装芯片的背面、以及所述引线框的第二面；

在步骤S3中，所述包封结构件的第二表面形成的所述第二再布线结构直接覆设于所述待封装芯片的背面、以及所述引线框的第二面。

可选的，所述待封装芯片的正投影位于所述第二再布线结构的正投影之内。

可选的，在步骤S1之前，包括：在所述待封装芯片的正面形成保护层，并在所述保护层上形成保护层开口；或者，

在步骤S2之后，包括：在所述包封结构件的第一表面形成保护层，并在所述保护层上形成保护层开口。