[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，形成方法包括：提供基底，包括用于形成晶体管的器件区和用于形成电阻结构的电阻区；在所述基底上形成栅极，平行于所述基底且沿栅极延伸的方向为纵向，与所述纵向垂直的方向为横向；在所述栅极露出的基底中形成半导体层，位于所述器件区的半导体层用于形成源漏掺杂层，沿所述纵向位于所述电阻区的相邻半导体层相接触，用于形成电阻结构。本发明实施例有利于改善中段RC(电阻电容)延迟问题，优化了器件的性能。

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

在半导体工艺制程中，HiR(High-Resistor，高阻)层形成的电阻结构能够分压限流，因此在模拟(Analog)电路中被广泛使用。

传统的平面结构晶体管工艺制程中，HiR层主要通过高阻多晶硅(High-ResistorPoly，HRP)形成，即对多晶硅(Poly)进行离子掺杂(例如：通过离子注入的方式进行离子掺杂)，以调节所需阻值，掺杂后的多晶硅通过接触插塞(Contact，CT)连接出去从而形成电阻结构。

随着集成电路特征尺寸的持续减小，为了适应更小的特征尺寸，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。在FinFET工艺中，由于多晶硅栅被高k金属栅(High k Metal Gate，HKMG)所代替，无法使用传统的HRP来制作HiR电阻，因此使用TIN(氮化钛)薄膜来制作HiR电阻。

例如：通常在M0(Metal 0)所在的层间介质层(Inter-layer Dielectric，ILD)中形成TIN电阻薄膜，之后在形成与栅极相接触的互连线(M0G)时，还形成与TIN电阻薄膜电连接的互连线，从而通过互连线将TIN电阻薄膜连接出去以形成电阻结构。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，有利于改善中段RC(电阻电容)延迟问题，优化器件的性能。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括用于形成晶体管的器件区和用于形成电阻结构的电阻区；在所述基底上形成栅极，平行于所述基底且沿栅极延伸的方向为纵向，与所述纵向垂直的方向为横向；在所述栅极露出的基底中形成半导体层，位于所述器件区的半导体层用于形成源漏掺杂层，沿所述纵向位于所述电阻区的相邻半导体层相接触，用于形成电阻结构。

相应的，本发明实施例还提供一种半导体结构，包括：基底，包括用于形成晶体管的器件区和用于形成电阻结构的电阻区；栅极，位于所述基底上，平行于所述基底且沿栅极延伸的方向为纵向，与所述纵向相垂直的方向为横向；半导体层，位于所述栅极露出的基底中，位于所述器件区的半导体层用于形成源漏掺杂层，沿所述纵向位于所述电阻区的相邻半导体层相接触，用于形成电阻结构。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例提供半导体结构的形成方法中，在所述栅极露出的基底中形成半导体层，位于所述器件区的半导体层用于形成源漏掺杂层，位于所述电阻区的半导体层用于形成电阻结构，在半导体工艺中，后续制程还包括：在所述基底上形成覆盖源漏掺杂层和电阻结构的第一介质层，第一介质层用于实现后续的互连线(例如：电阻互连线、栅极互连线或源漏互连线)之间的电隔离，并在所述第一介质层上形成第二介质层、以及形成位于第二介质层中且与所述互连线相接触的导电插塞；与在第一介质层或第二介质层中形成电阻结构的方案相比，本发明实施例中在所述栅极露出的基底中形成半导体层，位于所述电阻区的半导体层用于形成电阻结构，后续的第一介质层或第二介质层不需容纳电阻结构，第一介质层或第二介质层的厚度相应不受限于电阻结构的厚度，因此，本发明实施例能够适当减薄第一介质层或第二介质层的厚度，相应有利于使得位于第一介质层中的互连线或位于第二介质层中的导电插塞具有较小的高度，从而有利于缩短电流的流通路径，进而有利于改善中段RC(电阻电容)延迟问题，优化了器件的性能。