[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，所述方法包括：提供基底，所述基底上形成有初始沟道叠层，所述初始沟道叠层的延伸方向为第一方向；形成横跨所述初始沟道叠层的伪栅结构，所述伪栅结构包括沿所述第一方向的尺寸为第一尺寸的顶部结构和沿所述第一方向的尺寸为第二尺寸的底部结构，所述第一尺寸小于所述第二尺寸，所述伪栅结构覆盖部分初始沟道叠层的侧壁和顶部；去除所述伪栅结构两侧的初始沟道叠层，形成目标沟道叠层；在所述伪栅结构两侧形成掺杂结构，所述掺杂结构与所述目标沟道叠层中的沟道层相接；在所述伪栅结构两侧形成掺杂结构之后，在所述伪栅结构和所述目标沟道叠层中的牺牲层占据的空间内形成栅极结构，提高了器件的性能。

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。

因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围金属栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围金属栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。

全栅极纳米线可以在现有的替代栅鳍式场效应晶体管(FinTET)工艺流程中仅添加两个过程模块得到，两个过程模块如下：一是在体硅(bulk Silicon)或者SOI wafer上生长一层硅，这样可避免体硅材料漏电。二是在可更换的金属门回路上选择性的移除锗硅，然后利用HKMG(high-k绝缘层+金属栅极)堆叠环绕硅通道去形成全包围金属栅极晶体管。

然而，目前工艺形成的器件性能不佳。

发明内容

本发明实施例提供一种半导体结构及其形成方法，提高了器件的性能。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：

提供基底，所述基底上形成有初始沟道叠层，所述初始沟道叠层的延伸方向为第一方向，所述初始沟道叠层包括交替堆叠的多个牺牲层和多个沟道层；

形成横跨所述初始沟道叠层的伪栅结构，所述伪栅结构包括沿所述第一方向的尺寸为第一尺寸的顶部结构和沿所述第一方向的尺寸为第二尺寸的底部结构，所述第一尺寸小于所述第二尺寸，所述伪栅结构覆盖部分初始沟道叠层的侧壁和顶部；

去除所述伪栅结构两侧的初始沟道叠层，形成目标沟道叠层；

在所述伪栅结构两侧形成掺杂结构，所述掺杂结构与所述目标沟道叠层中的沟道层相接；

在所述伪栅结构两侧形成掺杂结构之后，在所述伪栅结构和所述目标沟道叠层中的牺牲层占据的空间内形成栅极结构。

相应的，本发明实施例还提供一种半导体结构，包括：

基底；

位于所述基底上的栅极结构，包括沿所述第一方向的尺寸为第一尺寸的顶部栅极结构和沿所述第一方向的尺寸为第二尺寸的底部栅极结构，所述第一尺寸小于所述第二尺寸，所述第一方向垂直与所述栅极结构的延伸方向；

与所述栅极结构相交的沟道叠层，所述沟道叠层包括多个横穿所述栅极结构的沟道层，且所述栅极结构两侧暴露所述沟道层的侧壁；