[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，形成方法包括：提供基底，子器件区的基底上形成有多个叠层结构，第二方向垂直于第一方向，沿第一方向叠层结构之间形成有覆盖叠层结构侧壁的介电墙；形成横跨叠层结构和介电墙的伪栅；在子器件区的伪栅两侧的叠层结构中形成凹槽，露出介电墙的侧壁；沿第一方向，对凹槽露出的介电墙的侧壁进行减薄处理；在减薄处理后，在凹槽中形成源漏掺杂层，源漏掺杂层与介电墙的侧壁之间具有间隔；在形成所有子器件区的源漏掺杂层之后，形成覆盖源漏掺杂层的顶面和侧壁，且填充于源漏掺杂层与介电墙之间的接触孔插塞。本发明实施例有利于减小接触孔插塞与源漏掺杂层之间的接触电阻，进而有利于提升半导体结构的性能。

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体制造技术的飞速发展，半导体晶体管朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体晶体管目前正被广泛应用，因此随着半导体晶体管的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。

为了更好的适应晶体管尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)、全包围栅极(Gate-all-around，GAA)晶体管等。其中，全包围栅极晶体管包括垂直全包围栅极晶体管和水平全包围栅极晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。

此外，在半导体领域中，为增大接触孔插塞与源漏掺杂层的接触面积，在FinFET和GAA器件中，通常还采用全包围接触孔插塞(All Around Contact)工艺。全包围接触孔插塞工艺中，接触孔插塞与源漏掺杂层的顶面和侧壁相接触，接触孔插塞与源漏掺杂层的接触面积较大，有利于减小接触孔插塞与源漏掺杂层的接触电阻。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，能够减小接触孔插塞与源漏掺杂层之间的接触电阻，有利于提升半导体结构的性能。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括分立的器件单元区，所述器件单元区包括多个沿第一方向间隔排布的子器件区，所述子器件区的基底上形成有多个沿第二方向延伸且沿第一方向间隔排列的叠层结构，第二方向垂直于第一方向，所述叠层结构包括一个或多个堆叠的沟道叠层，沿第一方向所述叠层结构之间形成有覆盖叠层结构侧壁的介电墙；形成横跨叠层结构和介电墙的伪栅；在所述子器件区的伪栅两侧的叠层结构中形成凹槽，露出所述介电墙的侧壁；沿第一方向，对所述凹槽露出的介电墙的侧壁进行减薄处理；在所述减薄处理后，在所述凹槽中形成源漏掺杂层，源漏掺杂层与介电墙的侧壁之间具有间隔；在形成所有子器件区的源漏掺杂层之后，形成覆盖所述源漏掺杂层的顶面和侧壁，且填充于所述源漏掺杂层与介电墙之间的接触孔插塞。

相应的，本发明实施例还提供一种半导体结构，包括：基底，包括分立的器件单元区，所述器件单元区包括多个沿第一方向间隔排布的子器件区；多个沿第二方向延伸且沿第一方向间隔排列的沟道结构层，位于所述子器件区的基底上且与基底间隔设置，第二方向垂直于第一方向，所述沟道结构层包括一个或多个间隔设置的沟道层；介电墙，包括主介电墙，沿第一方向位于相邻的沟道结构层之间的基底上，且覆盖所述沟道结构层的侧壁；以及次介电墙，与所述主介电墙相连、且沿第二方向向所述主介电墙两侧延伸，沿所述第一方向所述次介电墙的侧壁相对于主介电墙的侧壁缩进；位于所述子器件区的器件栅极，覆盖所述子器件区的沟道结构层的顶部和侧壁且包围子器件区的沟道层，所述器件栅极位于相邻所述沟道层之间、以及位于沟道层与基底之间的部分为第一部分，相邻所述子器件区的第一部分由所述主介电墙隔离；源漏掺杂层，位于所述子器件区的器件栅极两侧且覆盖所述沟道结构层的侧壁，沿所述第一方向，所述源漏掺杂层的侧壁与所述次介电墙的侧壁相间隔；接触孔插塞，覆盖所述源漏掺杂层的顶面和侧壁，且填充于源漏掺杂层与所述次介电墙之间。