[发明专利]半导体结构及其形成方法，半导体器件及其形成方法

说明书

一种半导体结构及其形成方法，半导体器件及其形成方法，其中，半导体结构的形成方法包括：提供基底，基底的衬底内形成有相邻接的阱区和漂移区，阱区和漂移区交界处的衬底上形成有栅极结构，且漂移区的衬底上形成有伪栅极结构；在伪栅极结构远离栅极结构的一侧的漂移区内形成漏区，伪栅极结构和漏区在垂直于衬底的方向上的投影相交或部分重叠；形成隔离层，隔离层至少位于栅极结构和伪栅极结构之间且分别与栅极结构和伪栅极结构相接触，位于栅极结构和伪栅极结构之间的隔离层的厚度小于伪栅极结构的厚度；在隔离层上形成导电结构，导电结构至少覆盖伪栅极结构和栅极结构相邻的侧壁。从而在不需要增加工艺流程的基础上，提高半导体结构的击穿电压。

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法，半导体器件及其形成方法。

背景技术

随着功率集成电路的飞速发展，功率半导体器件的研究与开发显得愈发重要。LDMOS是DMOS器件的一种横向高压器件，具有耐压高、增益大、失真低等优点，并且更易与CMOS工艺兼容，因此在射频集成电路中得到了广泛的应用。目前LDMOS设计的重点是如何合理缓和击穿电压与导通电阻之间的矛盾，并且保证其有较高的稳定性。场板技术是功率LDMOS器件中使用最为频繁的一种终端技术。

然而，场板的引入仍存在半导体结构电学性能不佳的问题。

有鉴于此，如何提高半导体结构的电学性能，成为本领域技术人员亟需解决的技术问题。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：

提供基底，所述基底的衬底形成有相邻接的阱区和漂移区，所述阱区和所述漂移区交界处的所述衬底上形成有栅极结构，且所述漂移区的所述衬底上形成有伪栅极结构；在所述伪栅极结构远离所述栅极结构的一侧的所述漂移区内形成漏区，所述伪栅极结构和所述漏区在垂直于所述衬底的方向上的投影相交或部分重叠；形成隔离层，所述隔离层至少位于所述栅极结构和伪栅极结构之间且分别与所述栅极结构和所述伪栅极结构相接触，且位于所述栅极结构和伪栅极结构之间的所述隔离层的厚度小于所述伪栅极结构的厚度；在所述隔离层上形成导电结构，所述导电结构至少覆盖所述伪栅极结构和栅极结构相邻的侧壁。

相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底的衬底形成有相邻接的阱区和漂移区，所述阱区和所述漂移区交界处的所述衬底上形成有栅极结构，且所述漂移区的所述衬底上形成有伪栅极结构；漏区，位于所述伪栅极结构远离所述栅极结构的一侧的所述漂移区内，所述伪栅极结构和所述漏区在垂直于所述基底的方向上的投影相交或部分重叠；隔离层，至少位于所述栅极结构和伪栅极结构之间的所述衬底上，且与所述栅极结构和所述伪栅极结构均相接触，且位于所述栅极结构和伪栅极结构之间的所述隔离层的厚度小于所述伪栅极结构的厚度；导电结构，位于所述隔离层上，所述导电结构至少覆盖所述伪栅极结构和栅极结构相邻的侧壁。

本发明实施例还提供一种半导体器件的形成方法，包括：提供第一半导体结构和第二半导体结构，所述第二半导体结构为采用前述的半导体结构的形成方法形成的半导体结构，所述第一半导体结构的工作电压大于所述第二半导体结构的工作电压；将所述第一半导体结构的栅极结构和所述第二半导体结构的栅极结构相连接；将所述第一半导体结构的源极和所述第二半导体结构的导电结构相连接。

本发明实施例还提供一种半导体器件，包括：第一半导体结构和第二半导体结构，所述第二半导体结构为采用前述的半导体结构的形成方法形成的半导体结构，所述第一半导体结构的工作电压大于所述第二半导体结构的工作电压；所述第一半导体结构的栅极结构和所述第二半导体结构的栅极结构相连接；所述第一半导体结构的源极和所述第二半导体结构的导电结构相连接。

与现有技术相比，本发明实施例的技术方案具有以下优点：