[发明专利]半导体存储装置

说明书

实施方式提供一种抑制了周边电路元件的不良的半导体存储装置。实施方式的半导体存储装置(1)包括：半导体衬底(21)；控制电路(Tr)，配置在所述半导体衬底上；存储单元阵列(100)，配置在所述控制电路的上方，且具有呈三维配置的多个存储单元，由所述控制电路所控制；第1氮化物层(32)，配置在所述控制电路与所述存储单元阵列之间；以及第2氮化物层(31)，配置在所述控制电路与所述第1氮化物层之间。

[相关申请案]

本申请案享有以日本专利申请案2019-166165号(申请日：2019年9月12日)为基础申请案的优先权。本申请案通过参考该基础申请案而包含基础申请案的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

已知有存储单元呈三维状排列的NAND(Not AND，与非)型闪存。

发明内容

实施方式提供一种抑制了周边电路元件的不良的半导体存储装置。

实施方式的半导体存储装置包括：半导体衬底；控制电路，配置在所述半导体衬底上；存储单元阵列，配置在所述控制电路的上方，且具有呈三维配置的多个存储单元，由所述控制电路所控制；第1氮化物层，配置在所述控制电路与所述存储单元阵列之间；以及第2氮化物层，配置在所述控制电路与所述第1氮化物层之间。

附图说明

图1是表示第1实施方式的半导体存储装置的构成的一例的框图。

图2是表示第1实施方式的半导体存储装置的存储单元阵列的电路构成的一例的图。

图3是表示第1实施方式的半导体存储装置的截面构造的一例的剖视图。

图4是表示第1实施方式的半导体存储装置的制造步骤的一例的剖视图。

图5是表示第1实施方式的半导体存储装置的制造步骤的一例的剖视图。

图6是表示第1实施方式的半导体存储装置的制造步骤的一例的剖视图。

图7是表示第1实施方式的半导体存储装置的制造步骤的一例的剖视图。

图8是表示第1实施方式的半导体存储装置的制造步骤的一例的剖视图。

图9是表示第1实施方式的半导体存储装置的制造步骤的一例的剖视图。

图10是表示第1实施方式的比较例的半导体存储装置的制造步骤的一例的剖视图。

图11是用于说明由第1实施方式的半导体存储装置发挥的效果的示意图。

具体实施方式

以下，参考附图对实施方式进行说明。以下说明中，对具有相同功能及构成的构成要素标附共通的参考符号。此外，当要区分具有共通的参考符号的多个构成要素时，对该共通的参考符号标附下标来进行区分。当不需要对多个构成要素进行特别区分时，对该多个构成要素仅标附共通的参考符号而不标附下标。

＜第1实施方式＞

以下，对第1实施方式的半导体存储装置1进行说明。

[构成例]

(1)半导体存储装置

图1是表示第1实施方式的半导体存储装置1的构成的一例的框图。半导体存储装置1例如为能够非易失地存储数据的NAND型闪存，由外部的存储器控制器2所控制。

半导体存储装置1包含存储单元阵列11及周边电路。周边电路包含行解码器12、感测放大器13、及定序器14。