[发明专利]基于FPGA的低时延数据处理方法

权利要求书

1.基于FPGA的低时延数据处理方法，其特征在于，包括以下步骤：

FPGA处理单元检测接收使能信号是否有效，当所述接收使能信号有效时向接收FIFO存储器中写入帧同步符SYN，并将数据写入所述接收FIFO存储器中；

FPGA处理单元检测接收使能信号是否有效，当所述接收使能信号无效时向所述接收FIFO存储器中写入帧结束符END，记录为一帧；

预先设定帧数阈值，当接收到的数据帧数达到所述帧数阈值时，所述数据处理单元读取所述接收FIFO存储期内的数据并进行处理，并将处理后的数据通过所述FPGA处理单元写入发送FIFO存储器；

FPGA处理单元在处理后的数据中检测到发送标识符SEND_EN时，从所述发送FIFO存储器中调取所述处理后的数据进行发送；或者所述FPGA处理单元在向所述接收FIFO存储器中写入帧同步符时启动定时器开始计时并将其作为处理时间；预先设定一处理时间阈值，当所述处理时间达到所述处理时间阈值时，所述FPGA处理单元从所述发送FIFO处理器中调取所述处理后的数据进行发送。

2.如权利要求1所述的基于FPGA的低时延数据处理方法，其特征在于，所述FPGA处理单元将数据写入所述接收FIFO存储器时，所述接收FIFO存储器的读写数据位宽的最高bit位用于指示数据有效性，1为无效，0位有效；次高bit位及低8bit相结合指示SYN和END；最高bit和次高bit都为0时，低8bit指示为数据。

3.如权利要求2所述的基于FPGA的低时延数据处理方法，其特征在于，所述接收FIFO存储器的读写数据位宽为16bit， SYN定义为0x40FF，END定义为0x4000，无效数据定义为0x8000，有效数据定义为0x00XX。

4.如权利要求1所述的基于FPGA的低时延数据处理方法，其特征在于，所述数据处理单元处理数据包括：

从所述接收FIFO存储器中读取数据，将SYN和END之间的无效数据丢弃，有效数据拷贝至缓存BUF存储器处理，处理完写入发送FIFO存储器；

写入最后一个数据后，向FPGA处理单元写入发送标识符SEND_EN。