[发明专利]基于FPGA的低时延数据处理方法

说明书

本发明提供一种基于FPGA的低时延数据处理方法，其包括以下步骤：FPGA处理单元检测接收使能信号是否有效，当接收使能信号有效时向接收FIFO存储器中写入帧同步符SYN，并将数据写入接收FIFO存储器中；FPGA处理单元检测接收使能信号是否有效，当接收使能信号无效时向接收FIFO存储器中写入帧结束符END，记录为一帧；预先设定帧数阈值，当接收到的数据帧数达到所述帧数阈值时，数据处理单元读取接收FIFO存储期内的数据并进行处理，并将处理后的数据通过FPGA处理单元写入发送FIFO存储器。本发明提供的基于FPGA的低时延数据处理方法，软、硬件协同，流水分割，使用FPGA实现收/发分帧、定时发送、指令发送与软件数据并行处理，尽可能地提升了数据处理速度。

技术领域

本发明属于电子信息与通信技术领域，尤其涉及到一种基于FPGA的低时延数据处理方法。

背景技术

现代通信系统中，为了保证数据通信的实时性，系统综合控制模块往往对系统中的各个子模块数据处理都有着严格的时间阈值限制。如果某个子模块在数据处理过程中超过了时间阈值，系统综合控制模块认为该子模块故障。在某些苛刻的使用环境下（如航空、航天环境），要求子模块的体积小、功耗低、数据处理实时性高。因此无法选择高性能处理器（体积大，功耗高）进行数据处理，只能选择而小型化、低功耗的芯片。小型化、低功耗的芯片在处理性能上往往存在着一定的瓶颈，如果需要大数据量处理，就会存在处理时间临界甚至超出规定的时间阈值的情况。

发明内容

本发明的一个目的是提供一种基于FPGA的低时延数据处理方法，并提供至少后面将说明的优点。

本发明的另一个目的是提供一种基于FPGA的低时延数据处理方法，软、硬件协同，流水分割，使用FPGA实现收/发分帧、定时发送、指令发送与软件数据并行处理，尽可能地提升了数据处理速度。

本发明的技术方案如下：

基于FPGA的低时延数据处理方法，其包括以下步骤：

FPGA处理单元检测接收使能信号是否有效，当所述接收使能信号有效时向接收FIFO存储器中写入帧同步符SYN，并将数据写入所述接收FIFO存储器中；

FPGA处理单元检测接收使能信号是否有效，当所述接收使能信号无效时向所述接收FIFO存储器中写入帧结束符END，记录为一帧；

预先设定帧数阈值，当接收到的数据帧数达到所述帧数阈值时，所述数据处理单元读取所述接收FIFO存储期内的数据并进行处理，并将处理后的数据通过所述FPGA处理单元写入发送FIFO存储器；

FPGA处理单元在处理后的数据中检测到发送标识符SEND_EN时，从所述发送FIFO存储器中调取所述处理后的数据进行发送；或者所述FPGA处理单元在向所述接收FIFO存储器中写入帧同步符时启动定时器开始计时并将其作为处理时间；预先设定一处理时间阈值，当所述处理时间达到所述处理时间阈值时，所述FPGA处理单元从所述发送FIFO处理器中调取所述处理后的数据进行发送。

优选的是，所述的基于FPGA的低时延数据处理方法中，所述FPGA处理单元将数据写入所述接收FIFO存储器时，所述接收FIFO存储器的读写数据位宽的最高bit位用于指示数据有效性，1为无效，0位有效；次高bit位及低8bit相结合指示SYN和END；最高bit和次高bit都为0时，低8bit指示为数据。

优选的是，所述的基于FPGA的低时延数据处理方法中，所述接收FIFO存储器的读写数据位宽为16bit， SYN定义为0x40FF，END定义为0x4000，无效数据定义为0x8000，有效数据定义为0x00XX。

优选的是，所述的基于FPGA的低时延数据处理方法中，所述数据处理单元处理数据包括：

从所述接收FIFO存储器中读取数据，将SYN和END之间的无效数据丢弃，有效数据拷贝至缓存BUF存储器处理，处理完写入发送FIFO存储器；

写入最后一个数据后，向FPGA处理单元写入发送标识符SEND_EN。