[发明专利]一种半导体器件及其形成方法

说明书

本发明提供了一种半导体器件及其形成方法。该半导体器件的元胞区中设置有屏蔽栅场效应晶体管，并在非元胞区中设置有超势垒整流器，并且超势垒整流器中第二介质层的上部介质层和下部介质层之间可以基于鸟嘴结构平滑连接，避免了在第二介质层的上部介质层和下部介质层之间存在尖端结构，并可以有效改善第二介质层的上部介质层的底部厚度过薄而容易引发漏电流的问题。

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体器件及其形成方法。

背景技术

屏蔽栅场效应晶体管（Shielded Gate Trench，SGT），由于其具有较低的栅漏电容Cgd、很低的导通电阻、以及较高的耐压性能，进而更有利于半导体集成电路的灵活应用。具体而言，在屏蔽栅场效应晶体管中，通过在栅电极的下方设置屏蔽电极，从而可以大幅降低了栅漏电容，并且屏蔽栅场效应晶体管的漂流区中还具有较高的杂质载流子浓度，能够为器件的击穿电压提供额外的益处，相应的可以降低导通电阻。

进一步的，针对具有屏蔽栅场效应晶体管的半导体器件而言，在关断晶体管时为了实现其快速关断、提高其反向恢复速度，通常会在半导体器件中还额外设置整流器，例如超势垒整流器（SBR，Supper Barrier Rectifier），以在晶体管的关断过程中，提高器件的关断速度。

具体参考图1所示的结构示意图，所述半导体器件中不仅设计有用于构成屏蔽栅场效应晶体管的元胞区10A，通常还设计有用于构成超势垒整流器（SBR）的整流区10C。目前，在制备屏蔽栅场效应晶体管和超势垒整流器（SBR）时，其制备工艺通常包括如下步骤。

第一步骤，利用掩模层直接对衬底10进行刻蚀，以在元胞区10A和整流区10C中均形成满足深度要求的沟槽11A/11C。

第二步骤，在各个沟槽11A/11C的底壁和侧壁上同时形成初始介质层21A/21C。

第三步骤，沉积电极材料层，并执行回刻蚀工艺以降低电极材料层在各个沟槽中的高度，以在各个沟槽的底部形成屏蔽电极31A/31C。此时，即相应的暴露出所述初始介质层21A/21C中高于屏蔽电极的部分。

第四步骤，去除所述初始介质层21A/21C中高于屏蔽电极的部分，并暴露出所述沟槽11A/11C高于屏蔽电极的上部侧壁。应当认识到，在第三步骤中回刻蚀电极材料层时，会对暴露出的初始介质层产生刻蚀损伤，因此通过该步骤即可去除受到刻蚀损伤的初始介质层。

第五步骤，利用第一掩模执行光刻工艺，以遮挡整流区10C，并暴露出元胞区10A，以及执行第一氧化工艺以在元胞区10A中的沟槽11A的上部侧壁上形成第一厚度的上部介质层22A。

第六步骤，利用第二掩模执行光刻工艺，以遮挡元胞区10A，并暴露出整流区10C，以及执行第二氧化工艺以在整流区10C中的沟槽11C的上部侧壁上形成第二厚度的上部介质层22C，所述第二厚度小于所述第一厚度。

第七步骤，在所述元胞区10A和所述整流区10C的沟槽11A/11C中填充栅电极32A/32C。

需要说明的是，针对整流区10C而言，通过形成厚度较薄的上部介质层22C，以使最终所构成的超势垒整流器（SBR）具有较低的开启电压，从而能够在器件关断时导通。然而，正是由于整流区10C中的上部介质层22C所需求的厚度较薄，因此在执行氧化工艺以制备时，常常会在拐角位置20C出现氧化不完全（例如，拐角位置20C的侧壁难以和氧充分接触），从而导致拐角位置20C的氧化层厚度过小，进而会引发器件的漏电流问题。

此外，由于元胞区10A中影响屏蔽栅场效应晶体管的器件性能的上部介质层22A，和整流区10C中影响超势垒整流器的开启性能的上部介质层22C，两者通常需要设置不同的厚度以满足各自器件的需求，为此，则在不同步骤中分别制备该两个上部介质层时，则一般要采用两道光罩并执行两道光刻工艺，其制备工艺繁杂、成本较高，并且当在光刻工艺形成光刻胶以遮挡其中一个沟槽时，还容易引发光刻胶残留于沟槽中的问题。