[发明专利]多时钟域的数字测试电路、数字集成电路测试系统在审

专利信息
申请号: 202010788612.7 申请日: 2020-08-07
公开(公告)号: CN111913522A 公开(公告)日: 2020-11-10
发明(设计)人: 赵阳;钟锋浩 申请(专利权)人: 杭州长川科技股份有限公司
主分类号: G06F1/06 分类号: G06F1/06;G06F1/10;G06F11/22
代理公司: 杭州华进联浙知识产权代理有限公司 33250 代理人: 聂磊
地址: 310051 浙*** 国省代码: 浙江;33
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摘要:
搜索关键词: 多时 数字 测试 电路 数字集成电路 系统
【权利要求书】:

1.一种多时钟域的数字测试电路,应用于数字集成电路的测试,其特征在于,所述多时钟域的数字测试电路包括:第一高精度时钟发生器、背板时钟总线接口、第一时钟选择单元以及时钟输出通道;所述第一高精度时钟发生器的输出端和所述背板时钟总线接口的输出端分别和所述第一时钟选择单元的两个输入端电连接,所述第一时钟选择单元的输出端和所述时钟输出通道的输入端电连接;其中,

所述第一高精度时钟发生器,用于生成第一时钟域的第一时钟信号;

所述背板时钟总线接口,用于从背板时钟总线获取第二时钟域的第二时钟信号,其中,所述第一时钟域和所述第二时钟域为非同步的时钟域;

所述第一时钟选择单元,用于选择所述第一时钟信号和所述第二时钟信号中的其中一个时钟信号,并将所选择的时钟信号输出到所述时钟输出通道。

2.根据权利要求1所述的多时钟域的数字测试电路,其特征在于,所述第一高精度时钟发生器包括第一晶振和第一倍频单元,所述第一晶振的输出端和所述第一倍频单元的输入端电连接;所述第一晶振用于产生所述第一时钟域的第一原始时钟信号;所述第一倍频单元用于将所述第一原始时钟信号进行倍频处理,生成所述第一时钟信号。

3.根据权利要求1所述的多时钟域的数字测试电路,其特征在于,所述多时钟域的数字测试电路还包括:第二高精度时钟发生器,所述第二高精度时钟发生器的输入端用于输入所述第二时钟域的第二原始时钟信号,所述第二高精度时钟发生器的输出端和所述背板时钟总线的输入端电连接;所述第二高精度时钟发生器用于将所述第二原始时钟信号倍频至多个高频时钟信号,得到所述第二时钟域的第二时钟信号,其中,所述第二时钟信号之间的频率互成整数倍关系。

4.根据权利要求3所述的多时钟域的数字测试电路,其特征在于,所述第二高精度时钟发生器包括:第二倍频单元和第三倍频单元,所述第二倍频单元的输出端和所述第三倍频单元的输入端电连接,所述第二倍频单元的输出精度大于所述第三倍频单元的输出精度;所述第二倍频单元用于对所述第二原始时钟信号进行倍频处理;所述第三倍频单元用于将从所述第二倍频单元输出的时钟信号进行倍频处理,生成所述多个高频时钟信号。

5.根据权利要求4所述的多时钟域的数字测试电路,其特征在于,

所述第二倍频单元包括:小数分频锁相环和第一寄存器,所述小数分频锁相环和所述第一寄存器电连接,所述第一寄存器中存储有第一预设分频参数,所述小数分频锁相环用于根据所述第一预设分频参数对所述第二原始时钟信号进行倍频处理;

所述第三倍频单元包括:多个整数分频锁相环和多个第二寄存器,所述多个整数分频锁相环和所述多个第二寄存器一一对应电连接,每个第二寄存器中存储有第二预设分频参数,所述多个整数分频锁相环用于根据多个所述第二预设分频参数将从所述第二倍频单元输出的时钟信号进行倍频处理,生成所述多个高频时钟信号。

6.根据权利要求3所述的多时钟域的数字测试电路,其特征在于,所述多时钟域的数字测试电路还包括:第二晶振,所述第二晶振和所述第二高精度时钟发生器的输入端电连接,所述第二晶振用于产生所述第二时钟域的第二原始时钟信号。

7.根据权利要求6所述的多时钟域的数字测试电路,其特征在于,所述多时钟域的数字测试电路还包括:第二时钟选择单元,所述第二时钟选择单元的输出端和所述第二高精度时钟发生器的输入端电连接,所述第二时钟选择单元包括第一输入端口和第二输入端口,所述第一输入端口和所述第二晶振的输出端电连接;所述第二时钟选择单元用于选择其中一个输入端口的时钟信号作为所述第二原始时钟信号输入到所述第二高精度时钟发生器中。

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