[发明专利]一种跟随保持开关电路

说明书

本发明提出一种跟随保持开关电路，包括：跟随器；采样子电路，用于进行电压采样；自举控制子电路，用于在电路处于跟随状态时为所述采样子电路提供自举电压；采样开关控制子电路，用于在电路处于保持状态时，为所述自举控制子电路中的自举电容提供共模电压；所述跟随器与所述采样子电路的输出端连接；所述采样子电路通过采样开关分别连接所述自举控制子电路和所述采样开关控制子电路；本发明可有效提高采样开关的线性度。

技术领域

本发明涉及集成电路设计领域，尤其涉及一种跟随保持开关电路。

背景技术

近年来，随着模数转换器性能指标的进一步提高，特别是随着集成电路工艺技术的不断发展，对高精度模数转换器的研究也越来越深入，高精度模数转换器对采样开关提出了更高的要求。传统栅压自举采样开关结构中，通常采用NMOS管作为采样开关，通过栅压自举技术，理论上可以使得采样NMOS管的栅源电压之差保持为VDD，这种技术可以使得采样开关保持较高的线性度。但是，传统结构也存在一定的问题，当采样NMOS管处于导通状态时，其栅极电压为输入信号VIN+VDD，如果输入信号幅度较小，采样NMOS管的栅极电压的绝对值相对较小，不会出现严重的问题；当输入信号幅度较大时，采样NMOS管的栅极电压的绝对值相应增加，过高的栅极电压会造成器件的可靠性出现问题，同时，过高的栅极电压也有可能造成不希望的漏电流，从而造成采样NMOS管的栅压被钳位到一个固定值，会严重影响采样NMOS管的线性度。传统结构，在高速大幅度输入信号应用的情况下，很难满足高线性度采样开关的要求。

发明内容

鉴于以上现有技术存在的问题，本发明提出一种跟随保持开关电路，主要解决传统电路中采样开关线性度差的问题。

为了实现上述目的及其他目的，本发明采用的技术方案如下。

一种跟随保持开关电路，包括：

跟随器；

采样子电路，用于进行电压采样；

自举控制子电路，用于在电路处于跟随状态时为所述采样子电路提供自举电压；

采样开关控制子电路，用于在电路处于保持状态时，为所述自举控制子电路中的自举电容提供共模电压；

所述跟随器与所述采样子电路的输出端连接；所述采样子电路通过采样开关分别连接所述自举控制子电路和所述采样开关控制子电路。

可选地，包括：通过时钟信号及其反相时钟信号控制整个电路的所述跟随状态和所述保持状态。

可选地，当所述时钟信号为低电平且所述反相时钟信号为高电平时，电路处于保持状态；当所述时钟信号为高电平且所述反相时钟信号为低电平时，电路处于跟随状态。

可选地，所述跟随器至少包括第一MOS管和恒流源，所述第一MOS管的漏极接电源电压，栅极与所述采样子电路连接，源极与所述恒流源的正端连接；所述恒流源的负端接地。

可选地，所述采样子电路包括采样电容、第二MOS管、第四MOS管和第五MOS管；所述采样电容的一端分别连接所述跟随器的输入端和所述第五MOS管的漏极，另一端分别连接所述第二MOS管的漏极和第四MOS管的漏极；所述第二MOS管作为所述采样开关，所述第二MOS管分别连接所述自举控制子电路和所述采样开关控制子电路；所述第四MOS管的栅极接所述反相时钟信号，所述第五MOS管的栅极接所述时钟信号；所述第四MOS管的源极和所述第五MOS管的源极相连，并接入所述共模电压。