[发明专利]存储模块以及存储控制器的纠错方法

权利要求书

1.一种存储模块，包括：

多个第一存储芯片，被配置为存储数据，其中，每个所述第一存储芯片具有第一输入/输出宽度；

第二存储芯片，被配置为存储用于纠正所述数据中的错误的纠错码，所述第二存储芯片具有第二输入/输出宽度；以及

驱动器电路，被配置为从存储控制器接收时钟信号、命令和地址，并向所述第一存储芯片和所述第二存储芯片发送所述时钟信号、所述命令和所述地址，

其中，每个所述第一存储芯片的地址深度不同于所述第二存储芯片的地址深度。

2.根据权利要求1所述的存储模块，其中，所述第一输入/输出宽度大于所述第二输入/输出宽度。

3.根据权利要求1所述的存储模块，其中，所述第一输入/输出宽度是x16位接口，所述第二输入/输出宽度是x8位接口。

4.根据权利要求1所述的存储模块，其中，每个所述第一存储芯片的地址深度小于所述第二存储芯片的地址深度。

5.根据权利要求4所述的存储模块，其中，每个所述第一存储芯片和所述第二存储芯片通过包括3位存储体组地址、2位存储体地址、16位行地址和10位列地址的所述地址被访问，并且

每个所述第一存储芯片忽略所述地址中的至少一个地址位。

6.根据权利要求5所述的存储模块，其中，所述至少一个地址位是所述存储体组地址的最低有效位。

7.根据权利要求1所述的存储模块，其中，所述第一存储芯片输入和输出x32位接口的数据，并且

所述第二存储芯片输入和输出x8位接口的纠错码。

8.根据权利要求7所述的存储模块，其中，所述地址包括存储体组地址、存储体地址、行地址和列地址，并且

当所述存储体组地址的最低有效位为低电平时，响应于读取命令从所述第一存储芯片输出32位数据，并且响应于所述读取命令从所述第二存储芯片输出8位数据。

9.根据权利要求7所述的存储模块，其中，所述地址包括存储体组地址、存储体地址、行地址和列地址，

当所述存储体组地址的最低有效位为低电平时，响应于第一读取命令从所述第一存储芯片输出32位数据，并且响应于所述第一读取命令从所述第二存储芯片输出8位纠错码，并且

当所述存储体组地址的所述最低有效位从所述低电平转变为高电平时，响应于第二读取命令从所述第一存储芯片输出所述32位数据，并且响应于所述第二读取命令从所述第二存储芯片输出8位第一纠错码。

10.根据权利要求1所述的存储模块，其中，每个所述第一存储芯片和所述第二存储芯片的输入/输出宽度通过所述存储控制器改变。

11.根据权利要求1所述的存储模块，其中，每个所述第一存储芯片是数据芯片，并且

所述第二存储芯片是纠错码芯片。

12.根据权利要求11所述的存储模块，其中，所述纠错码芯片考虑的地址的位数大于所述数据芯片考虑的地址的位数。

13.根据权利要求11所述的存储模块，其中，所述纠错码芯片考虑的存储体组地址的位数大于所述数据芯片考虑的存储体组地址的位数。

14.根据权利要求11所述的存储模块，其中，所述数据芯片是根据2位存储体组地址通过存储体被访问的，并且

所述纠错码芯片是根据3位存储体组地址通过存储体被访问的。

15.根据权利要求11所述的存储模块，其中，所述地址包括k+1个地址位，

所述纠错码芯片是通过使用第一至第k+1地址位被访问的，并且

所述数据芯片是通过使用第一至第j地址位以及第j+2至第k+1地址位被访问的，其中，j和k是正整数。