[发明专利]存储模块以及存储控制器的纠错方法

说明书

提供一种存储模块以及存储控制器的纠错方法。所述存储模块包括：第一存储芯片，均具有第一输入/输出宽度并且被配置为存储数据；第二存储芯片，具有第二输入/输出宽度并且被配置为存储用于纠正所述数据中的错误的纠错码；以及驱动器电路，被配置为从存储控制器接收时钟信号、命令和地址，并向所述第一存储芯片和所述第二存储芯片发送所述时钟信号、所述命令和所述地址。每个所述第一存储芯片的地址深度不同于所述第二存储芯片的地址深度。

相关申请的交叉引用

本申请要求于2019年9月20日在韩国知识产权局提交的韩国专利申请No.10-2019-0116041的优先权权益，通过引用将该申请的全部内容合并于此。

技术领域

本公开涉及一种存储模块、控制该存储模块的存储控制器的纠错方法以及包括该存储模块的计算系统。

背景技术

数据可以与纠错码(ECC)一起被存储在存储系统的存储器中。如果以后数据出现一个或更多个错误，则可以使用相应的ECC来潜在地纠正错误。ECC的示例包括分组码(block code)和卷积码。

存储系统的存储控制器或其他逻辑可以使用一个或更多个ECC对数据执行错误检测并纠正数据。位于裸片(die)内的逻辑可以被称为裸片上ECC电路(on-die ECCcircuit)。裸片上ECC电路的通用存储器架构包括4位宽的接口(即，x4接口)、8位宽的接口(即，x8接口)或16位宽的接口(即，x16接口)。实现ECC所需的ECC位的设计和数量主要由存储器架构决定。

发明内容

本发明构思的示例性实施例提供一种被配置为提高纠错能力同时防止性能下降的存储模块、被配置为控制该存储模块的存储控制器的纠错方法、以及包括该存储模块的计算系统。

根据本发明构思的示例性实施例，一种存储模块包括：第一存储芯片，均具有第一输入/输出宽度并且被配置为存储数据；第二存储芯片，具有第二输入/输出宽度并且被配置为存储用于纠正所述数据中的错误的纠错码；以及驱动器电路，被配置为从存储控制器接收时钟信号、命令和地址，并向所述第一存储芯片和所述第二存储芯片发送所述时钟信号、所述命令和所述地址。每个所述第一存储芯片的地址深度不同于所述第二存储芯片的地址深度。

根据本发明构思的示例性实施例，一种存储模块包括：第一子通道；第二子通道；以及驱动器电路，被配置为从存储控制器接收时钟信号、第一命令和第二命令以及地址，并向所述第一子通道发送所述时钟信号、所述第一命令和所述地址，向所述第二子通道发送所述时钟信号、所述第二命令和所述地址。所述第一子通道和所述第二子通道均包括：第一存储芯片，均具有第一输入/输出宽度并且被配置为存储数据；以及第二存储芯片，具有小于所述第一输入/输出宽度的第二输入/输出宽度并且被配置为存储用于纠正所述数据中的错误的纠错码。每个所述第一存储芯片的地址深度不同于所述第二存储芯片的地址深度。

根据本发明构思的示例性实施例，提供了一种存储控制器的纠错方法。所述存储控制器被配置为控制存储模块，所述存储模块包括：第一存储芯片，均具有第一输入/输出宽度并且被配置为存储数据；以及至少一个第二存储芯片，具有第二输入/输出宽度并且被配置为存储用于纠正所述数据中的错误的纠错码。所述纠错方法包括：确定从所述存储模块接收到的所述数据是否包括可纠正的错误；确定是否需要物理替换存储所述数据的存储单元；当所述错误是可纠正的并且需要所述物理替换时，选择第一纠错模式；当所述错误是可纠正的并且不需要所述物理替换时，选择第二纠错模式；以及根据所选择的纠错模式对所述数据执行纠错操作。

根据本发明构思的示例性实施例，提供了一种计算系统，包括：至少一个存储模块、至少一个非易失性存储模块以及至少一个处理器，所述至少一个处理器被配置为控制所述至少一个存储模块和所述至少一个非易失性存储模块。所述至少一个存储模块包括：至少一个第一存储芯片，具有第一输入/输出宽度并且被配置为存储数据；以及至少一个第二存储芯片，具有与所述第一输入/输出宽度不同的第二输入/输出宽度并且被配置为存储用于纠正所述数据中的错误的纠错码。