[发明专利]存储器系统

说明书

实施方式提供能避免单元间相互干涉、削减写入缓冲器的容量、抑制位错误率的不平衡的存储器系统。其具备：非易失性存储器，具有多个存储单元，多个存储单元各自能够通过16个阈值区域来存储由第1位～第4位表示的4位数据，16个阈值区域包括表示数据被擦除了的擦除状态的第1阈值区域、和电压电平比第1阈值区域的电压电平高的表示被写入了数据的写入状态的第2阈值区域～第16阈值区域；和控制器，在使非易失性存储器进行了写入第1位和第2位的数据的第1编程之后，使非易失性存储器进行写入第3位和第4位的数据的第2编程。用于第1位～第4位的数据的值的判定的各边界的数量依次为1、4、5、5或者4、1、5、5。

本申请享受以日本专利申请2019－166519号(申请日：2019年9月 12日)和日本专利申请2020－104833号(申请日：2020年6月17日)为 基础申请的优先权。本申请通过参照这些基础申请而包含基础申请的全部 内容。

技术领域

本发明的实施方式涉及存储器系统。

背景技术

在NAND型闪速存储器中，一般是对存储单元写入由多位(bit，比 特)构成的多值数据，对存储单元写入由3位构成的多值数据的TLC (Triple Level Cell，三阶存储单元)技术得到了实用化。考虑今后写入由 4位构成的多值数据的QLC(Quadruple Level Cell，四阶存储单元)技术 会成为主流。

在QLC中，为了避免单元间相互干涉，研究了如下方法：在对第1 存储单元同时写入了4位数据之后，对相邻单元也同样地同时写入4位数 据，然后，再次对第1存储单元同时再写入4位数据。然而，在该方法中， 为了再写入4位数据，需要将4位数据保持在存储器控制器内的写入缓冲 器中直到再写入完成。

近年的NAND存储器被进行了三维化，存在下述问题：成为必需的写 入缓冲器的存储器容量增大、内置了写入缓冲器的存储器控制器的成本变 高。因此，在三维的非易失性存储器中，也需要减少存储器控制器的写入 缓冲量的对策。

作为在避免单元间相互干涉的同时削减存储器控制器的写入缓冲量的 对策，已知如下方法：在对存储单元写入各位的数据时，通过分为两个阶 段(stage)来进行写入，使得不需要进行全部位数据的再写入。

然而，在该方法中，存在对存储单元写入各位数据时的位错误率的不 平衡大这一问题。

要提高QLC技术的可靠性，需要避免单元间相互干涉、并削减存储 器控制器内的写入缓冲器的容量、且抑制写入各位数据时的位错误率的不 平衡。

发明内容

本发明的一技术方案提供一种存储器系统，其能够避免单元间相互干 涉、并削减存储器控制器内的写入缓冲器的容量、且抑制写入各位数据时 的位错误率的不平衡。

根据本实施方式，提供一种存储器系统，具备：

非易失性存储器，其具有多个存储单元，所述多个存储单元中的各个 能够通过16个阈值区域来存储由第1位～第4位表示的4位数据，所述 16个阈值区域包括表示数据被擦除了的擦除状态的第1阈值区域、和电压 电平比所述第1阈值区域的电压电平高的表示被写入了数据的写入状态的 第2阈值区域～第16阈值区域；和

控制器，其在使所述非易失性存储器进行了写入所述第1位和所述第 2位的数据的第1编程之后，使所述非易失性存储器进行写入所述第3位 和所述第4位的数据的第2编程，

存在于所述第1阈值区域～所述第16阈值区域中的相邻的阈值区域之 间的15个边界中的用于所述第1位的数据的值的判定的第1边界的数量、 用于所述第2位的数据的值的判定的第2边界的数量、用于所述第3位的 数据的值的判定的第3边界的数量、用于所述第4位的数据的值的判定的 第4边界的数量依次为1、4、5、5或者4、1、5、5，