[发明专利]基于ISERDES串接链的分相时钟TDC及测量方法

权利要求书

1.一种基于ISERDES串接链的分相时钟TDC，其特征在于：包括PLL、ISERDES串接链、细时间编码器、细时间计算逻辑、粗时间计数器及数据缓存器；

所述PLL用于向ISERDES串接链和细时间编码器提供分相时钟，同时向细时间编码器、细时间计算逻辑及粗时间计数器提供系统时钟；

所述ISERDES串接链内包括多级IDELAY核和多级ISERDES细时间采样单元，同一级的IDELAY核的输出端与ISERDES细时间采样单元的输入端连接，上一级ISERDES细时间采样单元的输出端与下一级IDELAY核的输入端连接，第一级IDELAY核的输入端用于接收待测信号，各级ISERDES细时间采样单元的输出端均向细时间编码器输送细时间采样信号；

所述细时间编码器用于将细时间采样信号转换为细计数值并发送给细时间计算逻辑；

所述细时间计算逻辑对细计数值进行计算得到多次测量后的细计数值并发送给数据缓存器；

所述粗时间计数器在系统时钟下，获取粗时间信息并发送给数据缓存器；

所述数据缓存器是将得到的时间数据进行缓存处理，并和系统其他逻辑通讯。

2.如权利要求1所述的一种基于ISERDES串接链的分相时钟TDC，其特征在于：所述PLL向ISERDES串接链内输入四路不同相位的分相时钟，其中两路由PLL直接产生，剩余两路通过反向产生，四路分相时钟分别为0°相位、90°相位、180°相位及270°相位，四路分相时钟输入ISERDES细时间采样单元内；

所述ISERDES细时间采样单元内包括有D触发器阵列，用于在不同的分相时钟域下对待测信号进行采样，得到细时间采样信号。

3.如权利要求1所述的一种基于ISERDES串接链的分相时钟TDC，其特征在于：所述细时间编码器包括编码器和多个与ISERDES细时间采样单元一一对应的编码单元；

所述编码单元包括D触发器阵列，用于在0°相位下缓存细时间采样信号，并在系统时钟域下得到温度计码；

所述编码器根据温度计码得到细计数值。

4.如权利要求1所述的一种基于ISERDES串接链的分相时钟TDC，其特征在于：一个ISERDES细时间采样单元的测量bin size 为625ps。

5.如权利要求1所述的一种基于ISERDES串接链的分相时钟TDC，其特征在于：所述ISERDES串接链中包含8个ISERDES细时间采样单元。

6.如权利要求1所述的一种基于ISERDES串接链的分相时钟TDC，其特征在于：所述粗时间计数器为40位，测量动态范围超过3小时。

7.一种如权利要求1至6任一所述的基于ISERDES串接链的分相时钟TDC的测量方法，其特征在于，包括以下步骤：

S01. FPGA片外驱动时钟驱动FPGA内部PLL资源产生系统时钟和多路不同相位的分相时钟；

S02. 向ISERDES串接链输入待测信号，IDELAY核将待测信号延迟，延迟后的信号进入ISERDES细时间采样单元，ISERDES细时间采样单元在oversample模式下，进行不同分相时钟域下的前沿时间采样；上一级ISERDES细时间采样单元一路将延迟信号发送给下一级的IDELAY核，另一路将细时间采样信号输出给编码单元；

S03. 编码单元的D触发器阵列在0°相位下缓存细时间采样信号，并在系统时钟域下获取温度计码，编码器通过温度计码得到细计数值；

S04. 细时间计算逻辑在系统时间域下，将各个编码单元的细计数值进行求和或取平均处理，然后得到多次测量后的细计数值；

S05. 粗时间计数器在系统时间域下，得到粗时间信息；

S06. 结合粗时间信息和多次测量后的细计数值，在动态范围内完成时间测量。