[发明专利]基于ISERDES串接链的分相时钟TDC及测量方法

说明书

本发明涉及时间测量领域，尤其涉及一种基于ISERDES串接链的分相时钟TDC及测量方法，通过技术手段串接多个FPGA内部的ISERDES核，实现对输入信号的多次测量，实现提高时间测量精度的目的，在K7 FPGA中对该TDC进行了性能测试，结果表明其时间测量精度好于40 ps RMS，死时间小于20 ns。

技术领域

本发明涉及时间测量领域，尤其涉及一种基于ISERDES串接链的分相时钟TDC及测量方法。

背景技术

在一些科学或商业仪器（如核医学成像设备）中，需要进行高精度的时间测量。目前高精度时间测量可以基于专用集成电路（Application Specific Integrated Circuit，ASIC）完成，其以精度高、稳定性强等优势得到广泛应用。然而，ASIC也有成本高、研发周期长等弊端。

近些年来，基于可编程逻辑门阵列（Field Programmable Gate Array ，FPGA）的时间数字转换器（Time-digital Converter，TDC）以其高集成度、低成本、配置灵活和高精度得到广泛重视。目前已经研发出了多种类型的FPGA-TDC，例如基于进位链结构和基于时钟分相原理的TDC等等。基于进位链结构的FPGA-TDC是利用FPGA内部进位链资源，通过输入待测信号在进位链各抽头上不同的电平状态来标记待测信号的到达时间，此类TDC具有精度高的优势，但是由于不同型号器件的延迟单元延迟值不同，造成其可移植性不强的缺陷。基于时钟分相原理的FPGA-TDC是利用具有不同相位的高频时钟去锁存待测信号，通过各个时钟不同的锁存状态来标记待测信号的到达时间，此类TDC具有结构简单和可移植性强的优势，但是其测量精度受时钟频率和相位的限制，只能到数百皮秒量级。

发明内容

为解决上述问题，本发明的目的在于提供一种基于ISERDES串接链的分相时钟TDC及测量方法。

为了实现上述目的，本发明的技术方案如下：

一种基于ISERDES串接链的分相时钟TDC，包括PLL、ISERDES串接链、细时间编码器、细时间计算逻辑、粗时间计数器及数据缓存器；

所述PLL用于向ISERDES串接链和细时间编码器提供分相时钟，同时向细时间编码器、细时间计算逻辑及粗时间计数器提供系统时钟；

所述ISERDES串接链内包括多级IDELAY核和多级ISERDES细时间采样单元，同一级的IDELAY核的输出端与ISERDES细时间采样单元的输入端连接，上一级ISERDES细时间采样单元的输出端与下一级IDELAY核的输入端连接，第一级IDELAY核的输入端用于接收待测信号，各级ISERDES细时间采样单元的输出端均向细时间编码器输送细时间采样信号；

所述细时间编码器用于将细时间采样信号转换为细计数值并发送给细时间计算逻辑；

所述细时间计算逻辑对细计数值进行计算得到多次测量后的细计数值并发送给数据缓存器；

所述粗时间计数器在系统时钟下，获取粗时间信息并发送给数据缓存器；

所述数据缓存器是将得到的时间数据进行缓存处理，并和系统其他逻辑通讯。

进一步的，所述PLL向ISERDES串接链内输入四路不同相位的分相时钟，其中两路由PLL直接产生，剩余两路通过反向产生，四路分相时钟分别为0°相位、90°相位、180°相位及270°相位，四路分相时钟输入ISERDES细时间采样单元内；

所述ISERDES细时间采样单元内包括有D触发器阵列，用于在不同的分相时钟域下对待测信号进行采样，得到细时间采样信号。

进一步的，所述细时间编码器包括编码器和多个与ISERDES细时间采样单元一一对应的编码单元；