[发明专利]一种毫米波亚采样DDS混频小数分频锁相环结构

说明书

本发明公开了一种毫米波亚采样DDS混频小数分频锁相环结构，包括：缓冲器、第一亚采样鉴相器PD1、第二亚采样鉴相器PD2、DDS、DAC、乘法器、电压电流转换电路、低通滤波器、第一反相器链F1、第二反相器链F2、分频器和压控振荡器。本发明在采样输出过后再进行混频，需要的DDS输出频率大大降低，降低了功耗的同时，可以达到很好的线性度和很低的功耗。本发明的特点是DDS输出信号频率高分辨率特性不受锁相环影响，锁相环使频率合成器可以以最小频率步进在较宽频率范围内跳变，DDS则提供在较窄频率范围可以以很小频率步进跳变的能力。因此其宽带变频速度取决于锁相环环路锁定时间，环路锁定后的窄带变频速度则取决于DDS的变频时间。

技术领域

本发明属于模数混合集成电路技术领域，具体涉及一种毫米波亚采样DDS混频小数分频锁相环结构。

背景技术

锁相环(PLL，Phase Locked Loop)就是锁定相位的反馈环路，它是一种典型的反馈控制电路。它利用外部输入的参考信号控制环路内部振荡信号的频率和相位。实现输出信号频率对输入信号频率的自动跟踪，一般用于闭环跟踪电路。随着5G的发展，业界对锁相环的频率和相位噪声要求越来越高。较差的杂散和相位噪声会导致相邻通道信号的频谱混叠，降低信噪比。传统的鉴频鉴相电荷泵锁相环中的杂散主要来自于电荷泵充放电电流的失配。

请参见图1，图1是现有技术提供的一种典型的锁相环的电路结构示意图，图1的锁相环主要模块包括鉴相器(PD，Phase Detector)、环路的低通滤波器和压控振荡器(VCO，Voltage-Controlled Oscillator)。鉴相器具有两个输入信号，分别是参考信号以及压控振荡器的输出信号。鉴相器把参考信号和输出信号的相位差信号转换成电压信号，并将电压信号送到低通滤波器里，低通滤波器滤除掉高频杂波后剩下的就是压控振荡器的控制信号。因此，锁相环的输出信号经过分频后不断地与参考信号进行对比，然后改变压控振荡器的振荡频率，直到两个信号的频率相同，锁相环就进入了锁定状态。并且在锁定状态，由于外部的干扰等等造成的压控振荡器输出发生变化也会及时反馈到压控振荡器的控制电压上及时改正，最终得到一个稳定的输出信号，相位噪声就是锁相环进入了锁定状态后相位的抖动，是锁相环很重要的一个性能指标。

DDS(Direct Digital Synthesis，直接数字式频率合成器)具有高分辨率、高速捷变频、相位变化连续等诸多优点。但其合成信号频率较低，宽带无杂散动态范围指标不佳，而以锁相环电路为核心的间接频率合成技术具有合成信号频率高、信号相位噪声为鉴相信号相位噪声和VCO信号相位噪声的合成的特点，但在频率分辨率、变频速度等指标上劣于DDS。更重要的是，单独使用间接频率合成方案往往无法兼顾高频率分辨率，低相位噪声和杂散，捷变频等重要性能指标。而DDS+PLL方案将直接数字频率合成与间接频率合成相结合，往往能够达到单独使用DDS或锁相环技术均难以企及的效果。

传统的锁相环中，为了进行小数分频。有TDC(时间数字转换器，Time to DigitalConvertor)结构、delta-sigma结构等。TDC结构利用相位累加的效果，使得采样时钟可以实现相位累加，达到小数采样的效果，但是此种结构的最小分辨精度受到工艺的影响，相位累加的过程中容易引入相位误差。Delta-sigma结构利用分频器在一定的周期内生成不同整数分频比的输出达到平均输出是小数分频的效果，此种方案的输出频率线性度不好频率精度低。传统的混频器方案在VCO的输出处进行混频，需要的DDS输出频率非常高，功耗大。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种毫米波亚采样DDS混频小数分频锁相环结构。本发明要解决的技术问题通过以下技术方案实现：

一种毫米波亚采样DDS混频小数分频锁相环结构，包括：缓冲器、第一亚采样鉴相器PD1、第二亚采样鉴相器PD2、DDS、DAC、乘法器、电压电流转换电路、低通滤波器、第一反相器链F1、第二反相器链F2、分频器和压控振荡器，其中，