[发明专利]时钟倍频器

权利要求书

1.一种时钟倍频器，其特征在于，包括：

一延迟线，经配置以接收一输入时钟，并且依据多比特的一选择信号群对该输入时钟进行延迟以提供多个延迟时钟以及一反馈时钟，其中该输入时钟、所述多个延迟时钟以及该反馈时钟具有相同的时钟周期；

一输出时钟发生器，耦接于该延迟线，经配置以接收该输入时钟以及所述多个延迟时钟，并且对该输入时钟以及部分的所述多个延迟时钟进行逻辑运算以产生一输出时钟，其中该输出时钟的频率是该输入时钟的频率的2L倍，其中L为正整数；以及

一延迟控制器，耦接于该延迟线，经配置以接收该输入时钟以及该反馈时钟，依据该输入时钟以及该反馈时钟之间的时序延迟调整该选择信号群，藉以使该反馈时钟的转变点逼近该输入时钟的转变点。

2.如权利要求1所述的时钟倍频器，其特征在于：

该延迟线包括彼此串联耦接的多个延迟单元串，

所述多个延迟单元串中的一第N级延迟单元串的输出端经配置以依据该选择信号群提供所述多个延迟时钟中的一第N延迟时钟，

所述多个延迟单元串中的一第M级延迟单元串的输出端经配置以依据该选择信号群提供该反馈时钟，

M为所述多个延迟单元串的数量，N为小于M的正整数。

3.如权利要求2所述的时钟倍频器，其特征在于，所述多个延迟单元串中的一第N+1级延迟单元串所提供的第N+1延迟时钟落后于该第N延迟时钟一延迟时间长度，其中该输入时钟的周期等于该延迟时间长度的整数倍。

4.如权利要求2所述的时钟倍频器，其特征在于，所述多个延迟单元串各包括多级的多个延迟单元，其中所述多个延迟单元串联耦接，其中所述多个延迟单元分别对应该选择信号群中的多个选择信号，并分别依据所述多个选择信号的逻辑值进行延迟操作。

5.如权利要求4所述的时钟倍频器，其特征在于，所述多个延迟单元各包括：

一第一与非门；

一第二与非门，该第二与非门的第一输入端与该第一与非门的第一输入端经配置以作为各所述多个延迟单元的时钟输入端；

一第一反相器，该第一反相器的输入端与该第一与非门的第二输入端经配置以作为各所述多个延迟单元的选择信号输入端，该第一反相器的输出端耦接于该第二与非门的第二输入端；

一延迟元件，该延迟元件的输入端耦接于该第一与非门的输出端；

一或非门，该或非门的第一输入端耦接于该延迟元件的输出端，该或非门的第二输入端耦接于该第一反相器的输出端；

一第二反相器，该第二反相器的输入端耦接于该或非门的输出端；以及

一第三与非门，该第三与非门的第一输入端耦接于该第二反相器的输出端，该第三与非门的第二输入端耦接于该第二与非门的输出端，该第三与非门的输出端经配置以作为各所述多个延迟单元的输出端。

6.如权利要求4所述的时钟倍频器，其特征在于，所述多个延迟单元所提供的多个子延迟时间长度彼此不相同。

7.如权利要求4所述的时钟倍频器，其特征在于，所述多个延迟单元中的一第P级延迟单元所提供的子延迟时间长度等于所述多个延迟单元中的一第P+1级延迟单元所提供的子延迟时间长度的两倍，其中P为正整数。

8.如权利要求3所述的时钟倍频器，其特征在于，该延迟时间长度正比于该选择信号群的数位码值。

9.如权利要求1所述的时钟倍频器，其特征在于，该输出时钟发生器包括：

多个延迟逻辑电路，分别经配置以接收该输入时钟以及所述多个延迟时钟的其中之二，并依据该输入时钟以及所述多个延迟时钟的其中之二之间的延迟时间长度发生触发以提供多个触发信号的其中之一；以及

一加总器，耦接于所述多个延迟逻辑电路，经配置以接收所述多个触发信号，并加总所述多个触发信号以产生该输出时钟。