[发明专利]时钟倍频器

说明书

本发明提供了一种时钟倍频器。时钟倍频器包括延迟线、输出时钟发生器以及延迟控制器。延迟线接收输入时钟，并且依据多比特的选择信号群对输入时钟进行延迟以提供多个延迟时钟以及反馈时钟。输出时钟发生器对输入时钟以及部分的所述多个延迟时钟进行逻辑运算以产生输出时钟。输出时钟的频率是输入时钟的频率的整数倍。延迟控制器依据输入时钟以及反馈时钟之间的时序延迟调整选择信号群，藉以使反馈时钟的转变点逼近输入时钟的转变点。

技术领域

本发明是有关于一种时钟倍频器，且特别是有关于一种具有精准倍频效果的时钟倍频器。

背景技术

一般来说，为了使低频的输入时钟适用于高频操作的电子装置。时钟倍频器可以对输入时钟进行倍频处理，藉以提高输入时钟的频率以产生高频的输出时钟。然而，在电子装置的多个元件需要分别藉由多个输出时钟运作的情况下，一旦上述多个输出时钟的时序发生偏差，电子装置的多个元件会发生误操作。

举例来说，以音频播放装置为例，一旦上述多个输出时钟的时序发生偏差，音频播放装置在一特定时间会播放出非预期的内容，进而影响使用者的使用感受。

因此，如何提高时钟倍频器的倍频效果，是时钟倍频器的开发重点之一。

发明内容

本发明提供一种具有精准倍频效果的时钟倍频器。

本发明的时钟倍频器包括延迟线、输出时钟发生器以及延迟控制器。延迟线经配置以接收输入时钟，并且依据多比特的选择信号群对输入时钟进行延迟以提供多个延迟时钟以及反馈时钟。输入时钟、所述多个延迟时钟以及反馈时钟具有相同的时钟周期。输出时钟发生器耦接于延迟线。输出时钟发生器经配置以接收输入时钟以及所述多个延迟时钟，并且对输入时钟以及部分的所述多个延迟时钟进行逻辑运算以产生输出时钟。输出时钟的频率是输入时钟的频率的2L倍，其中L为正整数。延迟控制器耦接于延迟线。延迟控制器经配置以接收输入时钟以及反馈时钟，并依据输入时钟以及反馈时钟之间的时序延迟调整选择信号群，藉以使反馈时钟的转变点(transition point)逼近输入时钟的转变点。

基于上述，本发明的延迟控制器能够依据输入时钟以及反馈时钟之间的时序延迟调整选择信号群，藉以使反馈时钟的转变点逼近输入时钟的转变点。如此一来，本发明的延迟控制器能够对输入时钟进行精准的倍频处理。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1是依据本发明一实施例所绘示的时钟倍频器的电路示意图；

图2是依据本发明一实施例所绘示的延迟单元串的电路示意图；

图3是依据本发明一实施例所绘示的延迟单元的电路示意图；

图4A是依据本发明第一实施例所绘示的延迟逻辑电路的电路示意图；

图4B是依据本发明第一实施例所绘示的加总器的电路示意图；

图5是依据本发明一实施例所绘示的延迟逻辑电路的电路示意图；

图6是依据本发明第一实施例所绘示的输入时钟、延迟时钟以及反馈时钟的时序图；

图7A是依据本发明第二实施例所绘示的延迟逻辑电路的电路示意图；

图7B是依据本发明第二实施例所绘示的加总器的电路示意图；

图8是依据本发明第二实施例所绘示的输入时钟、延迟时钟以及反馈时钟的时序图；

图9A是依据本发明第三实施例所绘示的延迟逻辑电路的电路示意图；

图9B是依据本发明第三实施例所绘示的加总器的电路示意图；

图10是依据本发明第三实施例所绘示的输入时钟、延迟时钟以及反馈时钟的时序图；