[发明专利]计数器的设计方法、装置及计数器

说明书

本发明公开了一种计数器的设计方法、装置及计数器，其中，设计方法包括：设定多个输入信号，对多个输入信号进行分组；设定多个中间变量，根据每个变量的定义及分组后的多个输入信号的值建立多个中间变量的逻辑表达式；根据多个中间变量的逻辑表达式间的关系设定两个进位信号，并建立两个进位信号的逻辑表达式；根据预设权值及两个进位信号设定多个输出信号，并建立四个输出信号的逻辑表达式；根据输入信号、多个中间变量的逻辑表达式、两个进位信号的逻辑表达式和输出信号的逻辑表达式构建计数器电路。该设计方法设计的计数器可应用于大数乘法器设计的部分积阵列处理中，可应用于乘法器的快速实现，提高乘法器的性能。

技术领域

本发明涉及计数器设计技术领域，特别涉及一种计数器的设计方法、装置及计数器。

背景技术

在乘法器的设计中，不管采用何种预处理算法，不可避免的出现多行部分积。若采用两两逐行相加的运算，对于n行部分积则共需要n-1次加法才能得到最终结果，而每次加法的进位链与每行的位数成正比。当部分积位数较大时，进位延时是很大的损耗。为了减少加法次数，通常先用压缩器、计数器将部分积压缩至两行后再进行最后的相加。计数器的一个优点是可以并行实现，即对于位宽为w的几行数来说，可以并行排列w个一位计数器。大数乘法器的部分积行数通常较大，因此设计出合适于部分积行数且压缩效率高的计数器很有意义。

发明内容

本发明旨在至少在一定程度上解决相关技术中的技术问题之一。

为此，本发明的一个目的在于提出一种计数器的设计方法，该方法设计的计数器可应用于乘法器的快速实现，提高乘法器的性能。

本发明的另一个目的在于提出一种计数器。

本发明的再一个目的在于提出一种计数器的设计装置。

为达到上述目的，本发明一方面实施例提出了一种计数器的设计方法，包括以下步骤：

设定多个输入信号，对所述多个输入信号进行分组；

设定多个中间变量，根据每个变量的定义及分组后的所述多个输入信号的值建立多个中间变量的逻辑表达式；

根据所述多个中间变量的逻辑表达式间的关系设定两个进位信号，并建立所述两个进位信号的逻辑表达式；

根据预设权值及所述两个进位信号设定多个输出信号，并建立所述四个输出信号的逻辑表达式；

根据所述输入信号、所述多个中间变量的逻辑表达式、所述两个进位信号的逻辑表达式和所述输出信号的逻辑表达式构建计数器电路。

为达到上述目的，本发明另一方面实施例提出了一种计数器，包括：

11个权值相同的输入信号in0，in1，in2，in3，in4，in5，in6，in7，in8，in9，ina及4个输出信号out3，out2，out1，out0，所述4个输出信号的权值分别为4，4，2，1；

通过多个中间变量及两个进位信号将所述输入信号和所述输出信号连接，所述中间变量为：X₀，Y₀，C₀，X₁，Y₁，C₁，m₀，m₁；逻辑表达式分别为：C₀＝in₀·in₁·in₂·in₃、C₁＝in₄·in₅·in₆·in₇、m₁＝(in₈·in₉)+(in₈·in_a)+(in₉·in_a)；