[发明专利]芯片后端设计和版图设计方法、工具、芯片及存储介质

说明书

本申请实施例公开了一种芯片后端设计和版图设计方法、工具、芯片及存储介质，该生成方法包括：导入库文件和设计数据；布线PnR工具基于库文件和设计数据进行布线处理时，在执行完优化时序命令之后，执行第一写出命令，获得第一报告、第一网表以及第一文件；基于第一网表和第一文件，静态时序分析STA工具执行第一分析命令，生成第二报告；基于第一报告和第二报告，对PnR工具的信息进行修正，获得修正后信息；基于库文件和设计数据，STA工具执行第二分析命令，获得时序报告；若时序报告存在时序违规，则执行变更命令，对PnR工具的、所述修正后信息以外的其他信息进行ECO处理；STA工具继续执行下一个分析命令，直到获得的时序报告不存在时序违规，输出版图。

技术领域

本发明涉及集成电路设计技术领域，尤其涉及一种芯片后端设计和版图设计方法、工具、芯片及存储介质。

背景技术

芯片后端设计时间在整个芯片设计周期中占据了很大的比重，因此，为了提高芯片的设计效率，如何缩短芯片后端设计的时间变的极为重要。

在集成电路布图设计的过程中，由于集成电路后端设计的流程长、环节多，因此设计流程非常复杂。随着芯片规模越来越大，竞争越来越激烈，对芯片后端设计的要求也越来越高。目前，在进行芯片的后端设计时，需要通过工程变更指令(Engineer ChangingOrder，ECO)流程的不断迭代来修复设计中所存在的问题。然而，布线工具和静态时序工具之间的不一致性会导致后端设计过程中的迭代次数的增多，严重影响了芯片的按时流片。

发明内容

本申请实施例提供了一种芯片后端设计和版图设计方法、工具、芯片及存储介质，能够大大减少ECO流程的迭代次数，进而缩短芯片后端设计的时间，有效提高芯片设计效率。

本申请实施例的技术方案是这样实现的：

第一方面，本申请实施例提供了一种芯片后端设计方法，所述方法包括：

导入库文件和设计数据；其中，所述设计数据包括芯片前端设计后获得的门级网表和时序约束；

布线PnR工具基于所述库文件和所述设计数据进行布线处理时，在执行完优化时序命令之后，执行第一写出命令，获得第一报告、第一网表以及第一文件；

基于所述第一网表和所述第一文件，静态时序分析STA工具执行第一分析命令，生成第二报告；

基于所述第一报告和所述第二报告，对所述PnR工具的信息进行修正，获得修正后信息；

基于所述库文件和所述设计数据，所述STA工具执行第二分析命令，获得时序报告；

若所述时序报告存在时序违规，则执行变更命令，对所述PnR工具的、所述修正后信息以外的其他信息进行ECO处理；

所述STA工具继续执行下一个分析命令，直到获得的时序报告不存在时序违规，输出版图。

第二方面，本申请实施例提供了一种版图设计方法，所述版图设计方法应用于EDA工具，所述方法包括：

接收第四启动命令，启动版图设计流程，并解析所述第四启动命令中携带的库文件和设计数据；其中，所述设计数据包括芯片前端设计后获得的门级网表和时序约束；

在基于所述库文件和所述设计数据，调用布线PnR工具进行所述版图设计流程中的布线处理时，若执行完优化时序命令，则生成第二停止命令和第二写出命令；

响应所述第二停止命令，中止所述布线处理，同时响应所述第二写出命令，获取第三报告、第二网表以及第二文件；

基于所述第二网表和所述第二文件，调用STA工具进行静态时序分析处理，生成第四报告；

接收第五启动命令，启动校正流程，并基于所述第三报告和所述第四报告对所述PnR工具的信息进行修正，获得修正后信息；