[发明专利]半导体器件的制造方法

说明书

本申请公开了一种半导体器件的制造方法，该方法涉及半导体制造领域。该半导体器件的制造方法包括提供一半导体衬底，半导体衬底上制作有PMOS器件和NMOS器件，PMOS器件制作在PMOS区域，NMOS器件制造在NMOS区域；在半导体衬底上沉积氮化硅层；保护NMOS区域，露出PMOS区域；向PMOS区域注入离子，去除PMOS器件区域上氮化硅层的拉应力；解决了氮化硅层产生的拉应力会影响PMOS器件性能的问题；达到了降低氮化硅薄膜应力对PMOS器件的不良影响的效果。

技术领域

本申请涉及半导体制造领域，具体涉及一种半导体器件的制造方法。

背景技术

氮化硅(Si₃N₄)作为一类重要的无机绝缘介质，在集成电路制造中广泛应用，诸如扩散掩蔽膜、钝化层、介质隔离层、电容器介质、微型传感器和执行器中的振膜、悬梁臂等。氮化硅与二氧化硅(SiO₂)相比，具有更高的界面陷阱密度和介电常数，氮化硅的低针孔密度和疏水性能够有效地阻止气体穿透，同时对Na+、K+等可移动离子具有很强的阻挡能力。

在CMOS器件的制造中，金属硅化物形成后，会在硅片表面均匀沉积一层氮化硅薄膜作为CESL(Contact Etch Stop Layer，通孔刻蚀停止层)。然而，CESL会产生应力，应力可造成晶格间隔发生变化，使载流子迁移率发生变化。应力类型包括拉应力和压应力。对于NMOS来说，无论是110晶向，还是100晶向，增加单轴拉应力(tensile)会增加NMOS的速度，但是压应力会减小NMOS的速度；对于PMOS来说，应力对100晶向的PMOS影响较小，但是对110晶向的PMOS影响较大，单轴压应力能增加PMOS的速度，单轴拉应力会减小PMOS的速度。

发明内容

为了解决相关技术中的问题，本申请提供了一种半导体器件的制造方法。该技术方案如下：

一方面，本申请实施例提供了一种半导体器件的制造方法，该方法包括：

提供一半导体衬底，所述半导体衬底上制作有PMOS器件和NMOS器件，所述PMOS器件制作在PMOS区域，所述NMOS器件制作在NMOS区域；

在所述半导体衬底上沉积氮化硅层；

保护所述NMOS区域，露出所述PMOS区域；

向所述PMOS区域注入离子，去除所述PMOS器件区域上氮化硅层的拉应力。

可选的，所述保护所述NMOS区域，露出所述PMOS区域，包括：

在所述半导体衬底上形成光刻胶层，所述光刻胶层覆盖所述NMOS区域，所述PMOS区域未被光刻胶层覆盖。

可选的，所述向PMOS区域注入离子，去除所述PMOS器件区域上氮化硅层的拉应力，包括：

向所述PMOS区域的氮化硅层注入锗离子，去除所述PMOS器件区域上氮化硅层的拉应力。

可选的，所述锗离子的注入能量范围为10-20KeV，锗离子的注入剂量为5E13-1E15。

可选的，所述向PMOS区域注入离子，去除所述PMOS器件区域上氮化硅层的拉应力，包括：

向所述PMOS区域的氮化硅层注入硅离子，去除所述PMOS器件区域上氮化硅层的拉应力。

可选的，所述硅离子的注入能量范围为4-10KeV，硅离子的注入剂量为5E13-1E15。

可选的，所述在所述半导体衬底上沉积氮化硅层，包括：

通过PECVD方式在所述半导体衬底上沉积所述氮化硅层。

可选的，所述在所述半导体衬底上沉积氮化硅层之后，所述方法还包括：