[发明专利]非对称输入输出结构

说明书

本申请公开了一种非对称输入输出结构，该非对称输入输出结构包括：第一电源节点和第二电源节点；上拉单元和下拉单元，所述上拉单元和所述下拉单元顺序连接于所述第一电源节点和所述第二电源节点之间，所述上拉单元和所述下拉单元之间的节点连接输入/输出节点。其中，所述上拉单元包括一个或多个上拉晶体管，所述下拉单元包括一个或多个下拉晶体管，并且所述上拉晶体管和所述下拉晶体管的个数不同。该非对称输入输出结构能够在满足可靠性要求的同时，提高电路的性能。

技术领域

本发明一般涉及集成电路技术领域，特别涉及一种非对称输入输出结构。

背景技术

以目前技术而言，集成电路(IC)已可用来同时执行多种不同类型的工作，而且将许多电路封装于芯片中或是在一个元件中整合不同用途的电路，可以增加集成电路整体的能力。集成电路通常包括一个或多个输入/输出(I/O)单元，是集成电路内部电路和外部设备电路进行信号交互的接口电路。

目前的输入输出结构设计均为对称结构，单个晶体管器件的工作电压不低于电源电压时一般采用单管设计，即NMOS与PMOS均为单管的对称结构。当单个晶体管器件的工作电压低于电源电压时采用堆叠式设计，即NMOS与PMOS均为双管的对称结构，或均为多管(包含串联与并联)的对称结构。当前的设计方案特别是堆叠式设计往往并非最佳的方案，特别是随着芯片制造工艺进入先进节点后该问题更为明显。

一方面因为制造工艺的线宽不断减小，器件的工作电压也不断降低，在一些应用领域，例如高速接口，速度最快的器件的名义耐压可能会低于电源电压，堆叠式设计往往成为一种选择，以满足耐压与可靠性要求，但必须付出一定程度性能下降的代价；另一方面NMOS与PMOS在制造上分离的工艺越来越多，例如栅介质、功函数匹配材料、应变工艺等，这样使得NMOS与PMOS的可靠性指标可能会差别相当大，体现在经时绝缘击穿(TDDB，timedependent dielectric breakdown),热载流子注入(HCI，hot carrier injection),偏压温度不稳定(BTI，bias temperature instability)等方面。根据这些特点结合一些具体的设计和应用，包括电压范围、占空比、数据翻转速率、面积、偏置方式等，NMOS与PMOS的使用寿命可能会有相当大的差异。因此，本申请提出了一种高性能的非对称输入输出结构。

发明内容

本发明的目的在于提供一种非对称输入输出结构，采用单管和堆叠式设计，在满足使用寿命和可靠性要求的同时，达到降低功耗，提高电路性能的目的。

本申请的一方面公开了一种非对称输入输出结构，包括：

第一电源节点和第二电源节点，分别连接第一电压和第二电压；

上拉单元和下拉单元，所述上拉单元和所述下拉单元连接于所述第一电源节点和所述第二电源节点之间，所述上拉单元和所述下拉单元之间的节点连接输入/输出节点；

其中，所述上拉单元包括一个或多个上拉晶体管，所述下拉单元包括一个或多个下拉晶体管，并且所述上拉晶体管和所述下拉晶体管的个数不同，所述第一电压高于所述第二电压。

在一优选例中，所述上拉单元包括第一上拉晶体管，所述下拉单元包括第一下拉晶体管和第二下拉晶体管，其中，所述上拉晶体管是PMOS晶体管，所述下拉晶体管是NMOS晶体管。

在一优选例中，所述第一上拉晶体管的源极连接所述第一电源节点，漏极连接所述输入/输出节点，所述第一上拉晶体管导通时其栅极连接地电压，截止时其栅极连接所述第一电压；

所述第一下拉晶体管的源极连接所述第二电源节点，漏极连接所述第二下拉晶体管的源极，所述第一下拉晶体管导通时其栅极连接最大工作电压，截止时其栅极连接所述地电压；

所述第二下拉晶体管的漏极连接所述输入/输出节点，栅极连接所述最大工作电压，或：所述第二下拉晶体管导通时其栅极连接所述第一电压，截止时其栅极连接所述第一电压与所述最大工作电压之间的差值电压。