[发明专利]一种锁相环快速锁定鉴频电路

权利要求书

1.一种锁相环快速锁定鉴频电路，其特征在于，包括依次连接的分频模块(821)、采样模块(822)、比较模块(823)和使能模块(824)；

所述分频模块(821)的输入端分别接入锁相环参考时钟信号FREF、环路反馈时钟信号FFB和复位信号RESET；分频模块(821)的输出信号第一正相分频时钟CKP1、第一负相分频时钟CKN1、通路一采样数据D1、第二正相分频时钟CKP2、第二负相分频时钟CKN2和通路二采样数据D2分别与采样模块(822)的输入端相连；

所述采样模块(822)输出的第一比较信号Q1、第二比较信号Q2、第三比较信号Q3、第四比较信号Q4、第五比较信号Q5、第六比较信号Q6、第七比较信号Q7和第八比较信号Q8分别与比较模块(823)的输入端相连；

所述比较模块(823)的输出信号通路一比较结果S1和通路二比较结果S2以及控制信号鉴频鉴相正脉冲FUP和鉴频鉴相负脉冲FDN分别与使能模块(824)的输入端相连；

所述使能模块(824)输出快速锁定正脉冲SUP和快速锁定负脉冲SDN。

2.根据权利要求1所述一种锁相环快速锁定鉴频电路，其特征在于，所述分频模块(821)包括四个触发器和四个反相器；

所述四个触发器包括第一触发器dff1、第四触发器dff4、第七触发器dff7和第十触发器dff10；

所述四个反相器包括第一反相器inv1、第二反相器inv2、第三反相器inv3和第四反相器inv4；

所述分频模块(821)的输入端分别与锁相环输入参考时钟FREF、环路反馈时钟FFB和复位信号RESET相连；

锁相环输入参考时钟FREF与第一触发器dff1和第十触发器dff10的时钟输入端CK相连，环路反馈时钟FFB与第四触发器dff4和第七触发器dff7的时钟输入端CK相连，复位信号RESET与第一触发器dff1、第四触发器dff4、第七触发器dff7和第十触发器dff10的复位端R相连；

第一触发器dff1的输出端Q与第一反相器inv1的输入端和分频模块(821)的输出端第一负相分频时钟CKN1相连，第一反相器inv1的输出端与第一触发器dff1的数据端D和分频模块(821)的输出端第一正相分频时钟CKP1相连，第二触发器dff2的输出端Q与第二反相器inv2的输入端和分频模块(821)的输出端通路一采样数据D1相连，第二反相器inv2的输出端与第四触发器dff4的数据端D相连，第七触发器dff7的输出端Q与第三反相器inv3的输入端和分频模块(821)的输出端第二负相分频时钟CKN2相连，第三反相器inv3的输出端与第七触发器dff7的数据端D和分频模块(821)的输出端第二正相分频时钟CKP2相连，第十触发器dff10的输出端Q与第四反相器inv4的输入端和分频模块(821)的输出端通路二采样数据D2相连，第四反相器inv4的输出端与第十触发器dff10的数据端D相连。

3.根据权利要求2所述一种锁相环快速锁定鉴频电路，其特征在于，所述锁相环输入参考频率FREF通过分频模块(821)分为两路输出，一路输出占空比为50％的互补时钟第一正相分频时钟CKP1和第一负相分频时钟CKN1，一路输出被采样信号通路二采样数据D2；

锁相环环路反馈频率FFB通过分频模块(821)分为两路输出，一路输出占空比为50％的互补时钟第二正相分频时钟CKP2和第二负相分频时钟CKN2，一路输出被采样信号通路一采样数据D1。