[发明专利]一种锁相环快速锁定鉴频电路

说明书

本发明提供一种锁相环快速锁定鉴频电路，包括依次连接的分频模块、采样模块、比较模块和使能模块；所述分频模块的输入端分别接入锁相环参考时钟信号FREF、环路反馈时钟信号FFB和复位信号RESET；分频模块的输出信号第一正相分频时钟CKP1、第一负相分频时钟CKN1、通路一采样数据D1、第二正相分频时钟CKP2、第二负相分频时钟CKN2和通路二采样数据D2分别与采样模块的输入端相连；所述采样模块输出的第一比较信号Q1、第二比较信号Q2、第三比较信号Q3、第四比较信号Q4、第五比较信号Q5、第六比较信号Q6、第七比较信号Q7和第八比较信号Q8分别与比较模块的输入端相连；电路结构简单，易于实现，可大幅缩小锁相环从上电启动到输出频率稳定达到预定指标所需的时间。

技术领域

本发明涉及半导体集成电路领域，具体涉及锁相环快速锁定频率鉴频电路设计领域，具体为一种锁相环快速锁定鉴频电路。

背景技术

锁相环电路可以产生精准的时钟信号或频率信号，具有结构简单、功耗低、性能可靠、工作频率高、易于兼容CMOS工艺等优点。在无线和通信系统、硬盘驱动装置、高速数字电路和设备中都可以找到锁相环的广泛应用。锁相环已经成为集成电路系统中不可或缺的一个基本模块，如锁相环作为时钟产生器为CPU等数字系统提供低抖动的时钟信号；锁相环作为频率合成器为无线系统提供精准的时钟信号；锁相环还可以作为时钟/数据恢复电路用于恢复信道中的数字和同步时钟信号。

锁定时间指锁相环从上电启动到输出频率稳定达到预定指标所需的时间，也称为捕获时间。锁定时间是锁相环的重要设计参数之一，它直接影响锁相环、甚至系统的响应时间。锁相环锁定时间大致可以分为两部分：频率锁定时间和相位锁定时间，且鉴频频率锁定的时间远大于鉴频相位锁定的时间。通过采用增加电荷泵电流、提高环路带宽的方法，可以缩短鉴频频率锁定阶段的锁定时间，加速锁相环锁定。频率鉴频是该方法实施的关键电路，传统的鉴频器实现一般包括计数器、基于时间数字转换或频率电压转换的频率检测等，电路结构比较复杂，引入较大的面积和功耗。

发明内容

针对现有技术中存在的问题，本发明提供一种锁相环快速锁定鉴频电路，该电路利用锁相环输入参考时钟与环路反馈时钟相互采样的方法，实现对锁相环频率锁定过程的鉴频，电路结构简单，易于实现，可大幅缩小锁相环从上电启动到输出频率稳定达到预定指标所需的时间，提高了锁相环的性能指标。

本发明是通过以下技术方案来实现：

一种锁相环快速锁定鉴频电路，包括依次连接的分频模块、采样模块、比较模块和使能模块；

分频模块的输入端分别接入锁相环参考时钟信号FREF、环路反馈时钟信号FFB和复位信号RESET；分频模块的输出信号第一正相分频时钟CKP1、第一负相分频时钟CKN1、通路一采样数据D1、第二正相分频时钟CKP2、第二负相分频时钟CKN2和通路二采样数据D2分别与采样模块的输入端相连；

采样模块输出的第一比较信号Q1、第二比较信号Q2、第三比较信号Q3、第四比较信号Q4、第五比较信号Q5、第六比较信号Q6、第七比较信号Q7和第八比较信号Q8分别与比较模块的输入端相连；

比较模块的输出信号通路一比较结果S1和通路二比较结果S2以及控制信号鉴频鉴相正脉冲FUP和冲鉴频鉴相负脉冲FDN分别与使能模块824的输入端相连；

使能模块输出快速锁定正脉冲SUP和快速锁定负脉冲SDN。

优选的，分频模块包括四个触发器和四个反相器；

四个触发器包括第一触发器dff1、第四触发器dff4、第七触发器dff7和第十触发器dff10；

四个反相器包括第一反相器inv1、第二反相器inv2、第三反相器inv3和第四反相器inv4；

分频模块的输入端分别与锁相环输入参考时钟FREF、环路反馈时钟FFB和复位信号RESET相连；