[发明专利]一种PCIE链路设计用等概率DOE极限仿真方法、程序及介质

权利要求书

1.一种PCIE链路设计用等概率DOE极限仿真方法，其特征在于，包括：

创建PCIE仿真链路；

利用因素组合寻找最优的TXLE因子；

将长度因素作为常量，非长度因素作为变量生成第一DOEcase；将所述长度因素作为变量导入任一所述第一DOEcase生成第二DOEcase；

所述PCIE仿真链路配置最优的所述TXLE因子，所述PCIE仿真链路仿真所有的所述第二DOEcase；

统计同一长度因素参数对应的失败的所述第二DOEcase的数量；根据失败的所述第二DOEcase的数量判断该长度是否为极限长度。

2.根据权利要求1所述的PCIE链路设计用等概率DOE极限仿真方法，其特征在于，所述PCIE仿真链路配置包括SSD仿真组件、SSD通道仿真组件、PCB通道仿真组件以及CPU仿真组件；所述SSD仿真组件配置SSD封装因素的参数、所述SSD通道仿真组件配置SSD通道因素的参数，所述PCB通道仿真组件配置PCB通道因素的参数，所述CPU仿真组件配置CPU封装走线因素的参数、CPU接收端因素的参数、Cpad因素的参数以及CPU驱动能力因素的参数。

3.根据权利要求1所述的PCIE链路设计用等概率DOE极限仿真方法，其特征在于，利用因素组合寻找最优的TXLE因子包括：

设计PCIE仿真链路中的因素组合；

利用所述PCIE仿真链路仿真获取不同TXLE因子对应的不同因素组合的眼宽与眼高数据；

取眼宽和眼高数值大且样本标准偏差小的作为最优的TXLE因子。

4.根据权利要求2所述的PCIE链路设计用等概率DOE极限仿真方法，其特征在于，将所述SSD封装因素、SSD通道因素、PCB通道因素、CPU接收端因素、CPU封装走线因素、Cpad因素以及所述CPU驱动能力因素下的参数根据各自的衡量阈值划分为第一级、第二级和第三级。

5.根据权利要求4所述的PCIE链路设计用等概率DOE极限仿真方法，其特征在于，所述因素组合包括第一组合、第二组合、第三组合、第四组合和第五组合，其中，

所述第一组合包括各自参数属于第一级的第一目标SSD封装因素、第一目标SSD通道因素、第一目标PCB通道因素、第一目标CPU封装走线因素、第一目标CPU接收端因素、第一目标Cpad因素以及第一目标CPU驱动能力因素；

所述第二组合包括各自参数属于第二级的第二目标SSD封装因素、第二目标SSD通道因素、第二目标PCB通道因素、第二目标CPU封装走线因素、第二目标CPU接收端因素、第二目标Cpad因素以及第二目标CPU驱动能力因素；

所述第三组合包括各自参数属于第三级的第三目标SSD封装因素、第三目标SSD通道因素、第三目标PCB通道因素、第三目标CPU封装走线因素、第三目标CPU接收端因素、第三目标Cpad因素以及第三目标CPU驱动能力因素；

所述第四组合包括所述第二目标SSD封装因素、所述第三目标SSD通道因素、所述第二目标PCB通道因素、第四目标CPU封装走线因素、所述第三目标CPU接收端因素、所述第二目标Cpad因素以及所述第三目标CPU驱动能力因素；

所述第五组合包括所述第三目标SSD封装因素、所述第二目标SSD通道因素、所述第三目标PCB通道因素、第五目标CPU封装走线因素、所述第二目标CPU接收端因素、第三目标Cpad因素以及第二目标CPU驱动能力因素。

6.根据权利要求5所述的PCIE链路设计用等概率DOE极限仿真方法，其特征在于，在所述CPU封装走线因素中以阻抗因素表示各个走线的阻抗值，所述第四目标CPU封装走线因素的阻抗因素的设置为所述第三目标CPU封装走线因素中阻抗因素值与所述第三目标CPU封装走线因素中阻抗因素值的交替、且起始的阻抗因素值为所述第二目标CPU封装走线因素中阻抗因素值；所述第五目标CPU封装走线因素的阻抗因素的设置为所述第三目标CPU封装走线因素中阻抗因素值与所述第三目标CPU封装走线因素中阻抗因素值的交替、且起始的阻抗因素值为所述第三目标CPU封装走线因素中阻抗因素值。