[发明专利]一种PCIE链路设计用等概率DOE极限仿真方法、程序及介质

说明书

本发明公开一种PCIE链路设计用等概率DOE极限仿真方法、程序及介质。PCIE链路设计用等概率DOE极限仿真方法包括创建PCIE仿真链路；利用因素组合寻找最优的TXLE因子；将长度因素作为常量，非长度因素作为变量生成第一DOEcase；将所述长度因素作为变量导入任一所述第一DOEcase生成第二DOEcase；所述PCIE仿真链路配置最优的所述TXLE因子，所述PCIE仿真链路仿真所有的所述第二DOEcase；统计同一长度因素参数对应的失败的所述第二DOEcase的数量；根据失败的所述第二DOEcase的数量判断该长度是否为极限长度。PCIE链路设计用等概率DOE极限仿真程序实现所述方法。本发明能够有效的保证形成的仿真结果是等概率的，根据仿真结果统计的同一长度因素参数对应的失败的所述第二DOEcase的数量有意义。

技术领域

本发明涉及PCIE链路设计领域，尤其涉及一种PCIE链路设计用等概率 DOE极限仿真方法、程序及介质。

背景技术

随着PCIE的快速发展，目前PCIE已经发展到PCIE5.0和6.0。PCIE作为服务器单板设计的主要总线，是互联GPU、网卡、SSD的主要信号。PCIE5.0 作为这一平台的主要信号，信号速率已经达到32G，更高的速率意味着更短的互联长度，更严的串扰和损耗要求。寻找极限的互联长度，来降低设计风险，对降低研发成本有重要的意义。

现有技术中，不管采用何种寻优算法来进行硬件试验性设计都会造成高昂的研发成本PCIE链路试验性设计来寻找PCIE链路长度的极限是成本都是很高的；一般采用仿真来寻找长度极限，仿真时将影响PCIE通道的因素作为变量进行配置仿真，然后统计某一长度下对应的仿真结果中眼高、眼宽以及输入损失不符合要求的仿真结果数量，如果某长度对应的不符合要求的仿真结果数量刚一定阈值，说明该长度为长度极限。但是采用这种方法，DOE过程中不同长度DOEcase的概率无法保证是等概率的，因而无法保证结果可靠性。

发明内容

本发明提供PCIE链路设计用等概率DOE极限仿真方法，旨在解决现有技术中利用DOE确定PCIE链路长度极限时，不同长度DOEcase的概率无法保证是等概率的，因而无法保证结果可靠性的问题。

为实现上述目的，本发明提供一种PCIE链路设计用等概率DOE极限仿真方法，包括：

创建PCIE仿真链路；

利用因素组合寻找最优的TXLE因子；

将长度因素作为常量，非长度因素作为变量生成第一DOEcase；将所述长度因素作为变量导入任一所述第一DOEcase生成第二DOEcase；

所述PCIE仿真链路配置最优的所述TXLE因子，所述PCIE仿真链路仿真所有的所述第二DOEcase；

统计同一长度因素参数对应的失败的所述第二DOEcase的数量；根据失败的所述第二DOEcase的数量判断该长度是否为极限长度。

优选地，所述PCIE仿真链路配置包括SSD仿真组件、SSD通道仿真组件、PCB通道仿真组件以及CPU仿真组件；所述SSD仿真组件配置SSD封装因素的参数、所述SSD通道仿真组件配置SSD通道因素的参数，所述PCB 通道仿真组件配置PCB通道因素的参数，所述CPU仿真组件配置CPU封装走线因素的参数、CPU接收端因素的参数、Cpad因素的参数以及CPU驱动能力因素的参数。

优选地，利用因素组合寻找最优的TXLE因子包括：

设计PCIE仿真链路中的因素组合；

利用所述PCIE仿真链路仿真获取不同TXLE因子对应的不同因素组合的眼宽与眼高数据；

取眼宽和眼高数值大且样本标准偏差小的作为最优的TXLE因子。