[发明专利]半导体元件及其制备方法

说明书

本公开提供一种半导体元件及其制备方法。该半导体元件包括一埋入字元线、一堆叠纳米线结构、一第一源极/漏极区与一第二源极/漏极区，以及一位元线接触点与一电容接触点，该埋入字元线为在一基底中并沿一第一方向延伸，该第一源极/漏极区与该第二源极/漏极区位于该堆叠纳米线结构的相对两侧，该位元线接触点与该电容接触点分别位于该第一源极/漏极区与该第二源极/漏极区上；以及该半导体元件的制备方法。

技术领域

本公开主张2019年10月28日申请的美国正式申请案第16/665,451号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。

背景技术

半导体集成电路产业已经历一段快速发展期。在集成电路材料与设计的先进技术已产生多个世代的集成电路。每一世代的集成电路比前一代的集成电路具有更小及更复杂电路。

当在半导体芯片中的最新的集成电路尺寸持续缩小时，传统的半导体工艺在制作越来越小尺寸的结构上挑战倍增。不仅电路密度增加，而且元件需要维持在高效能。当较高密度造成电路部件之间的不良互动(undesired interactions)时，高效能与高密度的目标会冲突。举例来说，当多个接触短线(contact stubs)与多个沟槽(trenches)设置越来越接近栅极结构时，则寄生电容与栅极到源极/漏极的耦合(coupling)会增加，因此会降低效能。

因此，在此技术领域中，需要一种具有降低寄生电容与高效能的半导体元件及其制备方法。

上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。

发明内容

本公开的一实施例提供一种半导体元件。该半导体元件包括一基底；一埋入字元线，设置在该基底中，并沿一第一方向延伸；一堆叠纳米结构，设置在该埋入字元线上；一第一源极/漏极区与一第二源极/漏极区，设置在该堆叠纳米结构的相对两侧；以及一位元线接触点与一电容接触点，分别设置在该第一源极/漏极区与该第二源极/漏极区上。

在本公开的一些实施例中，该埋入字元线包括一隔离衬垫以及一导电层。

在本公开的一些实施例中，该位元线接触点与该埋入字元线之间的一距离，大致等于或大于该堆叠纳米线结构的一厚度。

在本公开的一些实施例中，该位元线接触点的一底表面位于比该埋入字元线的一顶表面高的一较高水平面处。

在本公开的一些实施例中，该电容接触点与该埋入字元线之间的一垂直距离，大致等于或大于该堆叠纳米线结构的一厚度。

在本公开的一些实施例中，该电容接触点的一底表面设置在比该埋入字元线的一顶表面高的一较高水平面处。

在本公开的一些实施例中，该半导体元件还包括一位元线，设置在该位元线接触点上，并沿一第二方向延伸，其中该第二方向不同于该第一方向。

在本公开的一些实施例中，该半导体元件还包括一电容器，电性连接到该电容接触点。

在本公开的一些实施例中，该堆叠纳米线结构包括多个纳米线，交错地在一方向堆叠，该方向垂直于该基底的一顶表面。

在本公开的一些实施例中，该半导体元件还包括：一栅极介电层，围绕每一纳米线设置；以及一栅极电极材料，围绕该栅极介电层设置。

本公开的另一实施例提供一种半导体元件的制备方法。该制备方法包括：提供一基底；形成一埋入字元线在该基底中，并沿一第一方向延伸；安装一外延硅片在该基底与该埋入字元线上；形成一堆叠纳米线结构在该外延硅片中以及在该埋入字元线上；形成一第一源极/漏极区与一第二源极/漏极区在该堆叠纳米线结构的相对两侧；以及形成一位元线接触点与一电容接触点分别在该第一源极/漏极区与该第二源极/漏极区上。